导读:本文包含了混合加法器论文开题报告文献综述及选题提纲参考文献，主要关键词:环境适应性,单电子晶体管,超前进位加法器,逻辑门
混合加法器论文文献综述
曲航,刘德州,周海力,侯兴华[1]（2019）在《基于混合SETMOS结构的超前进位加法器》一文中研究指出通过混合SETMOS电路设计来代替环境适应性不高的纯单电子晶体管电路,并在此基础上构建了一种新的混合超前进位加法器。首先利用SETMOS生成几种基础逻辑门,进而基于超前进位加法器的原理组合这些门,通过软件仿真验证最终生成的纳电级加法器电路的效果并将其与微电级的MOS电路进行比较。测试结果证明新的混合SETMOS结构超前进位加法器在正常室温环境下成功实现加法器功能的同时,能够缩小尺寸、功耗与运算时间,从而使得纳米电子逻辑电路初步具备应用于生产实践中的条件。(本文来源于《电子制作》期刊2019年17期）
张爱华[2]（2018）在《用于加法器的功耗延迟积优化混合进位算法》一文中研究指出为了实现高性能的加法器,提出了面向功耗延迟积(PDP)优化的混合进位算法。该算法能快速搜索加法器的混合进位,以优化PDP。采用超前进位算法和行波进位算法交替混合,兼具超前进位算法速度快和行波进位算法功耗低的特点。该算法采用C语言实现并编译,结果应用于MCNC Benchmark电路,进行判定测试。与应用叁种传统算法的加法器相比,应用该算法的加法器在位数为8位、16位、32位和64位时,PDP改进量分别为40.0%、70.6%、85.6%和92.9%。(本文来源于《微电子学》期刊2018年06期）
王保坤,班恬[3]（2018）在《一种混合结构的新型近似加法器》一文中研究指出近似计算是超大规模集成电路(very large scale integration circuit,VLSI)设计与测试的新型设计方式。基于近似的思想,运算电路通过适当地牺牲运算精度来提高容错应用系统的性能。本文提出了一种具有混合结构的新型近似加法器,它可以产生不同精度的运算结果。本文对该加法器利用28纳米的全耗尽绝缘体上硅(fully-depleted silicon-on-insulator,FD-SOI)的工艺技术进行了电路综合。实验结果表明它的平均误差距离(mean error distance)优于其他近似加法器设计。相对于行波进位加法器(ripple carry adder,RCA),该近似加法器的速度比其快1.35倍,功耗也节约了16%。最后,本文通过该近似加法器在DCT/IDCT程序中的运用证明了其实际应用价值。(本文来源于《电子设计工程》期刊2018年18期）
刘荣华,倪晓强,李少青,李振虎,张民选[4]（2012）在《基于动态/静态电路的64位混合基稀疏树加法器》一文中研究指出传统的基2稀疏树加法器在设计中克服了扇入、扇出问题,但是存在连线多、运算结点多的问题。基4稀疏树降低了进位计算的级数,但是每个结点的计算复杂度大。此外,随着工艺尺寸的缩小,线延时问题在设计中变得越来越重要。在此基础上,本文提出一种新的混合基稀疏树加法器结构,这种加法器结构是结合基2基4稀疏树,通过减少关键路径的线长和结点数来减少线延时,以此来提高加法器的速度。这种结构的实现采用动态静态相结合的电路。通过纯晶体管级电路比较,该加法器在,TSMC 40nm 0.9V工艺下与基2稀疏树加法器相比延时减小了21.1%,并且晶体管数也相对减少了31.4%。(本文来源于《第十六届计算机工程与工艺年会暨第二届微处理器技术论坛论文集》期刊2012-08-17）
仲先海,徐金甫[5]（2008）在《一种高速混合结构加法器的设计》一文中研究指出采用改进的 Knawles 树前缀运算单元,结合行波进位加法器、进位选择加法器、超前进位加法器和并行前缀加法器的优点,提出了一种混合结构的加法器。这种混合结构能大幅度提高加法器的运算速度而面积延时积也有明显下降。利用 SMIC0.18um CMOS 标准单元工艺库综合后,32位混合结构加法器时延仅为 0.91ns。(本文来源于《2007北京地区高校研究生学术交流会通信与信息技术会议论文集（上册）》期刊2008-01-01）
王元媛,王礼平[6]（2005）在《混合模块无等待时间序列超前进位加法器设计》一文中研究指出在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器。给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质。并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10～854位的94个混合模块无等待时间序列超前进位加法器。实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的。(本文来源于《微电子学与计算机》期刊2005年12期）
王礼平,王观凤[7]（2005）在《超前进位加法器混合模块延迟公式及优化序列》一文中研究指出为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义。作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。(本文来源于《微电子学与计算机》期刊2005年01期）
余飞鸿,吴平凡,郑国武[8]（1993）在《可编程可集成光电混合液晶编码32比特加法器模块》一文中研究指出本文分析了脉动进位全加器进行迭代所需要的总位数和总次数,在此基础上,研究了液晶编码来实现逻辑运算的基本结构,设计了液晶编码光电混合32比特半加器模块及构成全加器所需要的电子学反馈系统,最后给出了实验结果。(本文来源于《半导体光电》期刊1993年03期）
混合加法器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为了实现高性能的加法器,提出了面向功耗延迟积(PDP)优化的混合进位算法。该算法能快速搜索加法器的混合进位,以优化PDP。采用超前进位算法和行波进位算法交替混合,兼具超前进位算法速度快和行波进位算法功耗低的特点。该算法采用C语言实现并编译,结果应用于MCNC Benchmark电路,进行判定测试。与应用叁种传统算法的加法器相比,应用该算法的加法器在位数为8位、16位、32位和64位时,PDP改进量分别为40.0%、70.6%、85.6%和92.9%。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
混合加法器论文参考文献
[1].曲航,刘德州,周海力,侯兴华.基于混合SETMOS结构的超前进位加法器[J].电子制作.2019
[2].张爱华.用于加法器的功耗延迟积优化混合进位算法[J].微电子学.2018
[3].王保坤,班恬.一种混合结构的新型近似加法器[J].电子设计工程.2018
[4].刘荣华,倪晓强,李少青,李振虎,张民选.基于动态/静态电路的64位混合基稀疏树加法器[C].第十六届计算机工程与工艺年会暨第二届微处理器技术论坛论文集.2012
[5].仲先海,徐金甫.一种高速混合结构加法器的设计[C].2007北京地区高校研究生学术交流会通信与信息技术会议论文集（上册）.2008
[6].王元媛,王礼平.混合模块无等待时间序列超前进位加法器设计[J].微电子学与计算机.2005
[7].王礼平,王观凤.超前进位加法器混合模块延迟公式及优化序列[J].微电子学与计算机.2005
[8].余飞鸿,吴平凡,郑国武.可编程可集成光电混合液晶编码32比特加法器模块[J].半导体光电.1993