王蕾[1]2006年在《异步嵌入式微处理器设计与分析关键技术研究》文中研究指明深亚微米工艺条件下,同步集成电路技术开始面临时钟扭曲难以解决、时钟功耗过大等问题。异步集成电路技术使用本地握手信号来控制电路各模块操作的时序,从根本上解决了同步集成电路技术面临的问题,并且异步集成电路具有功耗低、性能好、鲁棒性高和电磁兼容性好等优势。本文针对异步嵌入式微处理器设计与分析的关键技术,对异步集成电路的设计流程、异步电路的性能建模和分析技术、32位微处理器体系结构和微体系结构设计与实现的关键技术和异步微处理器的设计与实现的关键技术等方面进行了深入的研究。本文取得的主要研究成果如下:(1)提出了基于宏单元的异步集成电路设计流程。该设计流程充分利用了现有的同步集成电路EDA工具,将异步控制通路中的关键单元全定制为宏单元,同时异步数据通路的设计仍采用同步集成电路的设计方法。为了验证该设计流程,本文设计实现了一款32位异步乘法器,既验证了设计流程,也验证了异步电路在功耗和性能方面所具备的优势。(2)提出了基于排队网络的异步电路的性能建模和分析算法。排队网络作为一种系统级的建模和分析工具,具有很强的抽象建模能力,适用于对异步电路进行高层次建模和分析,在设计的早期为设计提供指导。本文提出了两类分析算法:基于闭环排队网络的分析算法和基于开环排队网络的分析算法,分别针对不同结构的异步电路进行建模和分析。(3)提出了基于Petri网的异步电路的平均周期分析方法和异步电路的重定时算法。为了分析异步电路的平均周期,本文提出了两种分析方法:基于P-不变量的分析方法和基于线性规划的分析方法。前者适合对异步电路的高层次的抽象模型进行分析,后者适合对异步电路的电路级模型进行分析。以平均周期分析方法为基础,基于同步电路的重定时技术,本文提出了异步电路的重定时算法,优化异步时延电路的性能。(4)提出并设计了一种32位微处理器的体系结构C32、并实现了一款32位同步嵌入式微处理器芯片。研究了32位微处理器的指令集设计、存储系统设计等关键技术。研究了基于该体系结构的同步嵌入式微处理器的微体系结构设计、逻辑设计和VLSI实现、测试和验证等一系列关键技术。同步嵌入式微处理器芯片已经通过0.18μm工艺的验证,工作主频为266MHz,通过较为复杂的应用测试了其正确性和稳定性,具有广阔的应用前景。(5)深入研究并设计实现了一种异步微处理器原型。在研究异步集成电路设计方法、建模和分析技术以及微处理器体系结构和微体系结构设计与实现等一系列关键技术的基础上,深入研究并设计实现了异步微处理器原型。异步微处理器原型遵循C32体系结构,以同步嵌入式微处理器的指令流水线为基础,采用基于宏单元的异步集成电路设计流程和解同步技术相结合的方法设计和实现。本文通过设计和实现异步微处理器原型,对异步集成电路设计方法、建模和分析技术以及微处理器的体系结构和微体系结构设计与实现技术等进行了验证。实践表明,这些技术是有效的,能够应用于异步微处理器的设计和实现中。
王耿[2]2016年在《基于ARMv4架构的嵌入式微处理器设计》文中研究说明随着IC技术的发展,芯片集成的功能越来越多,而SoC芯片的核心部件是嵌入式微处理器,其性能的好坏直接影响到整个嵌入式系统。ARM架构的微处理器性能优越,在市场上占据主导地位,但是基于ARM架构的微处理器IP核异常昂贵,不利于国产芯片的普及推广。因此,研究兼容ARM指令集嵌入式微处理器的设计,对于中国芯片产业的发展具有重要意义。本文旨在设计一款基于ARMv4架构的嵌入式微处理器。ARMv4是ARM公司出货量最多的微处理器系列所采用的指令集之一,以低功耗和高性能着称,并且采用该架构能够兼容现有的编译器,便于设计后期的调试工作。论文首先深入研究了ARMv4体系架构,对指令集编码进行归类分析,然后设计出微处理器内核的整体结构。在原始叁级流水线的基础上增加寄存器回写阶段,构成四级流水线模式,简化指令执行阶段的操作,提高指令的执行效率。内核的乘法运算模块采用单周期乘法器,该乘法器采用改进的Booth编码和Wallace树型结构,能够实现高速乘法运算。在研究现有的AMBA总线的基础上,设计兼容最新AXI4总线接口的外围设备,加上总线接口控制模块后的外围设备接口,能够适用于更广泛的应用场合。本文采用Verilog硬件描述语言完成整个系统的前端设计,使用仿真工具Modelsim对内核的执行指令功能,以及外围设备与总线之间的通信功能进行仿真验证,并且对内核与通用异步串口的通信功能进行了FPGA板级验证。仿真测试表明,本文设计的ARMv4嵌入式微处理器功能正确,具备一定的实用性,可应用于SoC系统以及FPGA的设计开发中。
陆洪毅[3]2002年在《32位高性能嵌入式向量微处理器关键技术的研究与实现》文中指出近年来，嵌入式微处理器正在被迅速地应用到人们日常生活的各个方面。随着半导体工艺技术的提高、体系结构技术的不断发展，以及应用需求的不断提高，对高性能嵌入式微处理器产品的需求量也越来越大。 提高嵌入式微处理器性能的一个途径就是将以前在高端微处理器中应用的技术下移到嵌入式微处理器中，使得成熟的技术可以被直接应用到嵌入式微处理器中，从而直接改善嵌入式微处理器的性能。 向量技术已经在许多高端的通用微处理器中得到应用，并在媒体信息处理等应用中取得了很好的效果。将向量技术应用在嵌入式微处理器，必然会提高嵌入式微处理器处理类似媒体信息等应用的能力，从而扩大嵌入式微处理的应用领域。 本文提出了一种基于标量向量混合执行模型的体系结构，并将之与标量执行模型、向量执行模型进行比较。通过Petri网模型分析与EDA工具的实验数据，证实标量向量混合执行模型适用于嵌入式微处理器的体系结构设计。 本文提出了基于ARM V4指令集体系结构扩展的银河TS-1指令集体系结构，在同一个指令集内同时支持标量机制和向量机制。 本文提出了一种基于二进制代码向量化的方法，可以有效地检测到二进制代码中单重循环的结构，并能够有效地对其可向量化的成份进行向量化。 本文提出并设计了银河TS-1 32位高性能嵌入式向量微处理器的体系结构。银河TS-1采用典型的RISC结构，六级流水线，具有独立的指令Cache和数据Cache。 基于标量向量混合执行模型，提出并设计了银河TS-1中向量的实现机制。支持向量基本运算操作，并能与标量执行机制完全融合。 另外，本文还研究了银河TS-1的低功耗设计技术，研究了银河TS-I对WISHBONE SoC接口的支持等设计技术。 最后，给出了银河TS-1的PPGA以及ASIC实现方案。银河TS-1已经在FPGA上通过了验证，在UMC 0.25μm工艺上的ASIC实现也即将完成。 总的来说，银河TS-1是一个高性能的嵌入式向量微处理器，能够兼容主流的嵌入式微处理器，支持向量处理，具有良好的接口，是一个具有自主知识产权的高性能嵌入式向量微处理器核。
岳虹[4]2006年在《嵌入式异构多核处理器设计与实现关键技术研究》文中研究表明嵌入式应用的发展要求嵌入式微处理器具有高性能、低功耗、结构可扩展、成本低和设计周期短的特征。嵌入式微处理器体系结构及设计方法因此而面临着极大的挑战。在当前集成电路工艺技术条件下,基于面向特定应用的定制处理器设计技术,开展嵌入式异构多核处理器设计与关键技术研究,是该领域的一个重要研究方向,其深入研究具有重要的理论和现实意义。本文在嵌入式异构多核处理器体系结构研究中,结合面向特定应用定制处理器的设计技术,提出了一种以定制处理器核为基础的嵌入式异构多核处理器体系结构,以期在实时性能、设计灵活性以及成本和功耗之间获取最佳的设计折衷。文中以多媒体应用为例,还重点研究了该嵌入式异构多核处理器体系结构设计与实现的核心关键技术,主要包括设计开发环境的构建、应用程序的特征分析、指令集的定制以及定制功能单元的设计等。并在上述研究工作的基础上,具体设计实现了一款面向多媒体应用的高性能嵌入式异构多核处理器芯片,验证了本文的相关研究工作。本文所取得的研究成果主要有:1.提出了一种以定制处理器核为基础的可扩展嵌入式异构多核处理器体系结构。该嵌入式异构多核处理器体系结构融合了高性能通用嵌入式处理器核和多个可面向特定应用进行定制的定制处理器核,基于传输触发体系结构的定制处理器核具有很好的可扩展特点,以及规整性和模块化特点,其硬件可以层次化自动设计实现。2.基于本文所提出的嵌入式异构多核处理器体系结构,提出了其设计实现过程中的体系结构可重定向模拟技术、指令集定制算法及硬件自动生成技术,并在此基础上建立了相应的设计开发环境,有效缩短了设计周期,对相应的嵌入式异构多核处理器的设计、实现、测试和验证提供了有力的支撑。本文使用此设计开发环境,对多媒体应用程序特征及负载进行了量化分析,得到对面向多媒体应用的嵌入式异构多核处理器设计具有指导意义的统计分析结论。3.提出并设计实现了一种基于并行加法器阵列的分散式DCT/IDCT定制功能单元体系结构。该体系结构采用了动态伸缩技术和数据分块技术,将乘法操作转变为查表操作和加法操作,再结合简单的移位操作,完成最终结果的计算。因此只需要很少数量的低位宽加法器、移位器及小规模ROM存储器,既能完成DCT/IDCT变换,并仍能保证计算结果具有很高精度。而且其结构规整,便于硬件高效实现。4.针对多媒体应用计算特点和特殊计算需求,提出并定制了子字并行指令及初等函数计算指令,设计实现了对这些定制指令进行支持的子字并行ALU,多模式子字并行乘法器以及基于CORDIC算法的初等函数计算单元。这些定制功能单元使面向多媒体应用的嵌入式异构多核处理器的实际应用性能得到了大幅度提高,用较小的芯片面积开销获取了较高的应用程序执行性能。5.在上述研究工作的基础上,设计实现了一款面向多媒体应用的嵌入式异构双核处理器EHMP-01芯片。系统研究了该处理器的设计与实现关键技术,包括微体系结构设计、存储系统设计、外围接口设计、逻辑设计和VLSI实现,以及芯片的测试和验证等。该处理器在0.18um工艺下流片,芯片总面积为4.8*4.8mm2,工作主频可以达到300MHz。在300MHz工作主频下,动态功耗仅为670mW。实际运行表明该芯片工作稳定可靠。EHMP-01嵌入式异构双核处理器芯片的成功流片,对本文提出的以定制处理器核为基础的嵌入式异构多核处理器体系结构、设计方法以及一系列关键技术进行了有效的验证。
李涛[5]2003年在《嵌入式微处理器控制通路和接口的设计》文中研究说明随着信息技术的发展，为了满足高速信息处理和复杂智能控制的要求，以微处理器为控制核心的电路系统应用日益广泛。微处理器体系结构方面的研究和设计，可以推动我国集成电路的发展，满足信息产业发展的要求。 本论文的研究内容是国防“十·五”预研课题的一部分，目的是研究CISC微处理器的体系结构和设计方法，设计兼容于486指令集的嵌入式32位微处理器。 本课题设计的嵌入式32位微处理器AMEx86是集成定点、浮点处理单元和片内存储管理单元，支持段页式虚拟存储器和保护模式，支持指令流水执行的高性能处理器。本论文的主要研究工作如下： 1．分析了80386的总线时序和接口协议，设计兼容于80386时序的总线接口单元，在设计中强调了预取队列的设计和输出与双向信号的稳定性和驱动能力； 2．微程序控制器的设计实现，设计了微指令的格式和双时钟微程序控制器的结构，给出了微程序执行控制逻辑的详细设计方案； 3．设计了浮点接口FIU，实现浮点IP核FXU在AMEx86中集成，增加了FXU不提供的浮点异常检测和处理、BCD码和二进制码的转化逻辑和浮点微程序控制机制； 4．搭建模拟微处理器外围电路的仿真环境，实现微处理器全指令集的测试，并采用FPGA建模，在实际80386系统中验证和调试； 本论文的研究为设计具有自主知识产权的微处理器积累了经验，丰富了微处理器IP库，提供了军用SoC系统设计所需的微处理器IP核，为军用SoC系统的设计奠定了坚实的基础。
李勇[6]2007年在《异步数据触发微处理器体系结构关键技术研究与实现》文中提出越来越复杂的应用需求对嵌入式微处理器设计提出了更高的要求,嵌入式微处理器的设计要求高性能、低功耗、结构可扩展、成本低以及设计时间短。已经成熟的嵌入式微处理器设计技术在新的挑战面前已经开始显露出设计周期长、成本高、灵活性不足、处理器性能不平衡、验证与测试困难等缺点。因此,嵌入式微处理器的发展在不断提高半导体工艺水平的同时,也在不断地寻求新的嵌入式微处理器体系结构技术与设计方法。本文在嵌入式微处理器体系结构研究中,结合面向特定应用定制微处理器的设计技术,提出了以定制处理器内核与异步电路技术为基础的嵌入式微处理器体系结构,力图在性能、功耗与设计灵活性之间获取最佳的设计折衷。本文重点研究了该嵌入式微处理器体系结构设计与实现的核心关键技术,主要包括体系结构的研究、软硬件协同设计开发环境的构建、异步集成电路设计方法、异步功能单元设计以及低功耗互连网络,并在上述关键技术研究的基础之上,设计实现了基于该体系结构的芯片原型,有效验证了本文的相关研究工作。本文所取得的研究成果主要有:1.提出了异步数据触发体系结构,该体系结构可以根据不同的应用需求对处理器内核进行定制,硬件支持寄存器文件分割与复杂的定制功能单元,并且可以灵活地对其进行添加或者删除,具有非常好的设计灵活性与可扩展性。与之对应的软硬件协同设计开发环境解决了指令集定制与可重定向编译等问题,能够实现内核的自动化生成,内部可以采用异步功能单元与同步功能单元混合设计的方法,以及低功耗的互连网络,既兼顾了性能,又具有低功耗的特性,为要求高性能、低功耗的嵌入式应用领域提供了一种非常好的体系结构设计模板。2.提出了实用有效的异步集成电路设计方法,该设计方法解决了异步电路设计与现有成熟的同步EDA设计工具相结合的问题,自动化程度高,提高了设计效率。在设计过程中采用数据通路与控制通路分离设计的方法,数据通路的设计与同步电路设计完全一样,而控制通路中的关键部件采用定制宏单元的方式实现,具有较强的设计灵活性与实用性。3.提出并设计实现了异步数据触发体系结构中的关键异步功能单元。通过对异步功能单元的设计实现,研究了异步数据触发体系结构中异步功能单元的特点,验证了异步集成电路设计方法的有效性,同时解决了异步电路设计中所遇到的一些具体技术问题,为后续的研究与设计提供了很好的借鉴意义。通过对异步功能单元性能与功耗的测试,也从一个方面证明了采用异步数据触发体系结构,能够在不损失性能的情况下实现低功耗的目的。4.提出并设计了异步数据触发体系结构中的低功耗互连网络。在电路级,设计了单端并行传输模式下的低摆幅互连电路的驱动端与接收端,并将其以宏单元的方式实现,与标准单元一起提供给EDA工具;同时建立了低摆幅电路的延时与功耗评估模型,可以在设计过程中对互连设计进行评估及优化。在系统级,采用段式互连的总线结构,提出了相应的路由及优化算法,能够有效地减少总线组数,同时降低互连的延时与功耗。两个层次上的低功耗互连技术进行结合,最终实现了低功耗的互连网络。5.设计实现了两款基于异步数据触发体系结构的微处理器原型。结合所有的研究工作,面向两个比较具有代表性的应用领域,本文设计实现了两款微处理器原型。通过分别运行实际的核心应用程序,测试了它们的性能以及功耗,证实了采用异步数据触发体系结构的微处理器可以在保证性能的前提下有效降低系统的功耗。微处理器原型的成功实现与测试,对本文提出的异步数据触发体系结构、异步集成电路设计方法以及一系列关键技术的研究进行了有效的验证。
苏博[7]2010年在《低功耗数据触发微处理器功能单元的设计与实现》文中指出随着半导体工艺技术的发展,功耗问题已经成为微处理器设计者无法回避的挑战之一。尤其是在嵌入式领域中,一方面,处理器的性能随着应用需求的升高而增强,带动耗电量的增大;另一方面,由于采用电池供电,系统储电量非常有限。两方面因素共同作用,使嵌入式领域中的低功耗研究处于十分重要的地位。首先,本文针对嵌入式多媒体应用,研究了低功耗数据触发体系结构。然后,使用动态操作数检测技术设计实现了定点乘法器,使用异步电路技术设计实现了浮点乘法器和浮点加法器。最后,设计实现了低功耗数据触发微处理器腾越-II,在其功能单元实现中使用了上述低功耗技术。本文主要内容如下。1.研究了低功耗数据触发微处理器体系结构。数据触发体系结构具有结构简单、模块化强、设计灵活、并行度高等优点。首先,分析嵌入式多媒体应用程序的指令特点,确定了数据触发微处理器内核功能单元的比例及数量。然后,根据多媒体应用程序整数操作数的特点,选择动态操作数检测技术实现定点功能单元。最后,根据内核及各功能单元的流水线结构特点,选择异步电路设计技术来实现计算内核与各功能单元。2.设计实现了基于动态操作数检测技术的定点乘法器。将操作数分为多个位段,通过操作数检测模块识别每一个位段的数据有效性,并在原有设计中加入锁存器、选择器等逻辑,使部分积生成模块、部分积压缩模块、加法器模块在无需计算时保持原有的电路状态。实验表明,优化后的设计减小了定点乘法器电路中信号的开关活动性,降低了功耗。3.设计实现了异步浮点乘法器、异步浮点加法器。将浮点乘法器、浮点加法器设计为多级流水结构。通过基于宏单元的异步电路设计流程对流水化功能单元进行异步化设计。实验表明,异步浮点乘法器、异步浮点加法器较同步设计降低了时钟功耗。4.设计实现了低功耗数据触发微处理器腾越-II。腾越-II微处理器包含同步数据触发内核及异步数据触发内核,包含应用上述低功耗技术实现的功能单元。腾越-II微处理器在UMC-0.18μm工艺下实现。本文通过腾越-II测试平台对芯片进行了测试。实验表明,同步内核与异步内核都达到了200MHz的性能指标,异步内核功耗为同步内核功耗的43%~65%。
王友瑞[8]2008年在《传输触发微处理器异步功能单元的设计与实现》文中研究指明日趋复杂化和多元化的嵌入式应用对嵌入式微处理器的性能、功耗、成本等各项指标提出了更高的需求。已成熟应用的嵌入式微处理器体系结构及设计技术因此而面临着极大的挑战,嵌入式微处理器设计者必须寻求新的嵌入式微处理器体系结构以及新的电路设计方法,以灵活满足应用对于嵌入式微处理器越来越高的要求。本文针对嵌入式多媒体应用,将传输触发体系结构和异步电路技术有机融合,首先探讨了面向多媒体应用的传输触发微处理器体系结构,并采用异步电路技术对其中的关键功能单元进行了设计与实现,最后提出了一种基于异步功能单元的传输触发微处理器原型结构。(1)首先,本文针对多媒体应用的特点,确定了面向多媒体应用的传输触发微处理器体系结构参数。传输触发微处理器内核具有模块化、结构简单、设计灵活等优点。通过对多媒体应用程序进行分析,得到对传输触发微处理器体系结构设计有意义的特征参数,为设计面向多媒体应用的传输触发微处理器提供了指导信息。基于应用程序分析结果,本文给出了传输触发微处理器体系结构框架,其功能单元比例和各种具体参数配置均符合多媒体应用对嵌入式微处理器体系结构的需求。(2)其次,本文采用基于宏单元的异步电路设计流程在0.18μm工艺条件下设计实现了一款32位异步子字并行乘累加单元。该单元的数据通路采用特殊的部分积生成电路,通过把累加数作为部分积添加到压缩树,减少了一级累加的延迟;而且由于采用异步电路设计,该单元的功耗相比对应的同步单元具有较大的优势。(3)同时,本文设计了一款32位异步子字并行ALU单元。该单元能完成算术、逻辑、移位和多媒体扩展等运算。由于加法器是ALU单元的核心功能部件,它的性能决定着整个ALU单元的性能,所以本文主要对子字并行加法器进行了设计。在0.18μm工艺条件下的评测结果表明,该异步单元在性能上和具有相同数据通路的同步ALU单元相当,在功耗方面则具有相当大的优势。(4)最后,本文提出了基于异步功能单元的传输触发微处理器原型结构。在面向多媒体应用的传输触发微处理器体系结构基础上,通过设计异步功能单元封装模块,将本文设计实现的异步子字并行乘累加单元和异步子字并行ALU单元应用到传输触发微处理器中,提出了基于异步功能单元的传输触发微处理器原型结构。这种结构融合了传输触发体系结构和异步电路的优点,因而为要求高性能、低功耗的嵌入式应用领域提供了一种非常好的设计模板。为探讨异步功能单元对传输触发微处理器各方面参数的影响,本文给出了这种结构的初步评估。
李川[9]2008年在《嵌入式微处理器的设计分析与仿真验证》文中指出嵌入式微处理器(EMPU,Embedded Microprocessor Unit)以其高性能、低功耗、便携式等优点,越来越广泛地应用于各种电子设备中。其中精简指令集计算机(RISC,Reduced Instruction Set Computer),作为微处理器设计策略的一种类型,已经普遍应用于计算机体系结构设计中。本文首先设计了一个8位RISC处理器,它具有8条指令,可以进行指令译码、指令执行,可以和存储器进行数据交换。数据通过数据通路进行运算处理,控制器提供数据通路各模块的控制信号。使用可综合的寄存器传输级(RTL,RegisterTransfer Level)Verilog HDL硬件描述语言描述每个子模块,在顶层模块中根据端口连接实例化每个子模块,然后使用ModelSim分别对全部子模块和顶层模块进行功能仿真验证,使用QuartusⅡ对设计进行综合,在Altera CycloneⅡEP2C35芯片上实现,工作频率可达120MHz。然后在此基础上,本文对业界广泛使用的ARM7TDMI内核进行了设计分析与验证。ARM7TDMI内核根据执行功能不同,可以划分成数据通路模块和控制器模块两大部分。本文对数据通路的每个模块:桶式移位器、算术逻辑单元、32位布氏乘法器、寄存器堆等做了详细的设计分析,重点讲解了每个模块的工作原理以及如何使用硬件描述语言来实现其功能。接着针对每个模块,编写测试平台,进行功能仿真。最后在FPGA平台上实现,针对不同的综合优化方式,比较电路所消耗的逻辑资源和工作性能,为设计者选择实现方式提供了实验依据。
贾琳[10]2005年在《微处理器双发射的技术研究》文中进行了进一步梳理本论文的研究内容是“十五”预研课题“高性能微处理器(龙腾R2)”的一部分,课题编号4130801010,目的是研究RISC微处理器的体系结构和方法,设计兼容于PowerPC指令集的32位嵌入式微处理器。 本课题组设计的32位嵌入式RISC微处理器“龙腾R2”芯片,指令系统和接口时序Motorola公司的PowerPC750微处理器兼容,微体系结构采用自主设计的技术路线。采用Top—Down设计方法,采用SMIC 0.18um工艺库,综合结果小于4ns。整个微处理器选用Altera EP1S80 FPGA器件,实现了整个微处理器的FPGA原型芯片,在此原型系统上已成功运行了用户提供的应用程序。 本论文主要进行了如下研究工作: 1.通过对高性能RISC微处理器流水线的系统研究,完成“龙腾R2”微处理器的定点流水线设计方案,指令集与PowerPC兼容。大部分指令单拍完成,其它指令在3～38个周期完成。基于对微处理器时钟、面积和性能综合考虑,采用取指、译码、操作数准备、执行、数据读取和写回6级流水结构。 2.完成微处理器的译码单元设计实现,根据指令集的层次模型,设计了基于指令类型的层次式译码的方案。该方案便于对各类指令分别进行设计调试,提高设计进程的并行性和模块功能的可扩展性,并具低功耗的特点。 3.微处理器定点流水线控制器的设计实现,为提高流水线的运行速度,设计了基于指令执行周期的流水线控制器。该方案将微处理器的控制通路和流水线有机结合起来,实现流水线的分布式控制,较大减少控制逻辑的延时。 4.分析双发射超标量处理器“龙腾R2-DI”的模型,从微处理器的微体系结构方面,进行仿真分析,考察微处理器在不同参数配置下的相应性能。 5.以“龙腾R2”微处理器的流水线为基础,为进一步提高微处理器的定点执行性能,特别针对与PowerPC指令系统,分析适合双发射嵌入式微处理器的译码逻辑和发射逻辑。提出基于指令类型动态分配的译码器设计方案和基于指令执行周期的动态逻辑发射方案。该方案减小了电路实现的面积并获得较高的时钟频率。 本论文紧密结合国防十五预研课题,进行了嵌入式双发射微处理器的研究,该文的研究成果对进一步研究更高级微处理器提供了方法和思路。
参考文献：
[1]. 异步嵌入式微处理器设计与分析关键技术研究[D]. 王蕾. 国防科学技术大学. 2006
[2]. 基于ARMv4架构的嵌入式微处理器设计[D]. 王耿. 暨南大学. 2016
[3]. 32位高性能嵌入式向量微处理器关键技术的研究与实现[D]. 陆洪毅. 中国人民解放军国防科学技术大学. 2002
[4]. 嵌入式异构多核处理器设计与实现关键技术研究[D]. 岳虹. 国防科学技术大学. 2006
[5]. 嵌入式微处理器控制通路和接口的设计[D]. 李涛. 西北工业大学. 2003
[6]. 异步数据触发微处理器体系结构关键技术研究与实现[D]. 李勇. 国防科学技术大学. 2007
[7]. 低功耗数据触发微处理器功能单元的设计与实现[D]. 苏博. 国防科学技术大学. 2010
[8]. 传输触发微处理器异步功能单元的设计与实现[D]. 王友瑞. 国防科学技术大学. 2008
[9]. 嵌入式微处理器的设计分析与仿真验证[D]. 李川. 北京交通大学. 2008
[10]. 微处理器双发射的技术研究[D]. 贾琳. 西北工业大学. 2005
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