导读:本文包含了确定性自测试论文开题报告文献综述及选题提纲参考文献，主要关键词:扭环计数器,低功耗,确定性,测试向量生成器
确定性自测试论文文献综述
丁秋红[1]（2016）在《一种低功耗确定性内建自测试技术研究与实现》一文中研究指出为了解决内建自测试技术(Built-in-self Test, BIST)在深亚微米工艺下所产生的高功耗问题,本文基于单跳变测试(Single Change Input, SIC)技术和2-bit扭环计数器(Twist Ring Counter, TRC),提出了一种新型的基于单双跳变(Single/Double Change Input, SDIC)技术的确定性测试向量产生器结构,能够实现较低的测试功耗。本文提出的低功耗确定性BIST测试向量生成器测试功耗低,面积开销小,测试时间短并且能够实现较高的故障覆盖率。首先,为了实现故障覆盖率最大化,本文采用了确定性测试方案。与一般的确定性测试方案直接存储确定性种子不同,本文利用ROM存储控制信号并通过单双跳变生成确定性种子和确定性测试向量,这样控制信号的长度仅约为确定性种子长度的1/2,大大地节约了面积开销。其次,本文采用单双跳变单元来生成确定性种子和确定性测试向量,这样保证了相邻的两个测试向量间有且仅有1-2位的跳变,大大地降低了测试功耗。最后,为了减少测试时间并降低总能耗,本文采用一个2-bit减法计数器来约束每个确定性种子重播种产生的确定性测试向量的个数,有效地减少了测试过程中产生冗余向量。除了优化硬件结构,本文还提出了对应的种子选择算法和3种不同的x指定算法。算法的设计原理为：先通过种子选择算法筛选出面积开销成本最低的候选种子集,然后再利用x指定算法决定最终的确定性种子。每种x指定算法的设计思路和设计目标有所不同,需要根据实际情况来决定目标算法。算法1从纵向压缩的原理出发,保证了每个种子能够尽可能多地压缩测试向量,减少了面积开销。而为了缩短测试时间。算法2会从候选种子集合中挑选出汉明距离最短的作为最终的确定性种子,减少了生成新的确定性种子所需要的测试周期。算法3则是将种子进行变游程编码,即横向压缩,同样能够达到减少面积开销的目的。为了验证本方案是否达到了预期的要求,本文采用ISCAS'85标准电路作为被测电路,采用Altanta工具生成自动测试向量生成(Auto Test Pattern Generation, ATPG)确定性测试向量集,利用Matlab编程实现种子选择算法和3种不同的x指定算法,进而获得3组不同的控制信号和它们对应的性能指标。实验结果表明本文的平均功耗分别降低了42.36%,32.32%和38.94%,存储位数减少了79.4%,65.2%,68.1%,测试长度(测试时间)缩短了77.6%,86.1%,84.3%。此外,本文采用Verilog编程实现了电路的硬件结构,仿真结果与预期一致。(本文来源于《大连理工大学》期刊2016-05-10）
周彬[2]（2010）在《低测试成本的确定性内建自测试（BIST）的研究》一文中研究指出随着集成电路制造工艺的进步和电路规模的扩大,芯片设计进入片上系统(System on a Chip,SoC)时代。由于片上系统嵌入了各种芯核,出现了测试数据上升、测试芯核难以控制等问题。内建自测试(Built-in Self-Test,BIST)方法通过在芯片内部集成少量的逻辑电路实现对电路的测试,被认为是解决SoC测试问题的一种有效的可测试性设计方法,已经成为电路测试技术领域新的研究热点。BIST设计目标是采用少量的硬件开销,在较短的时间内完成故障覆盖率较高的测试,即BIST硬件开销要小,测试时间要短,故障覆盖率要高。另外,由于测试模式下的输入序列之间缺乏相关性,因此测试模式下的功耗比功能模式下的功耗要高,这将使测试功耗很容易超标,导致芯片损坏,因此降低测试功耗也是BIST的又一个设计目标。本论文以测试硬件开销、测试时间以及测试功耗作为BIST的测试成本,对确定性的BIST方案进行了优化研究,主要工作包括:(1)扭环计数器(Twisted Ring Counter,TRC)特性研究。从TRC所产生的序列入手,对TRC的冗余特性、跳变计数(功耗)特性以及TRC种子的等价特性进行了深入细致地研究,得到的有关TRC性质将被用来指导基于TRC的确定性BIST设计。(2)针对低测试数据的确定性BIST,对基于TRC垂直压缩的确定性BIST进行了研究。首先,提出了一种适用于计数器作为BIST的向量产生器的垂直压缩算法/种子选择算法,该算法利用测试集中的测试向量来计算所需要的种子,因此,在设计BIST结构时只需存储少量的种子,而不是全部的测试集;其次,由于在每个种子所生成的测试序列中包含有大量的冗余向量,为了删除测试过程中所生成的冗余序列,本论文给出了一种不影响测试数据的冗余序列删除算法,它利用前后两个种子所生成的最后一个非冗余序列片段的位置差来决定是否删除后一个种子的冗余序列片段;最后,由于在TRC向量产生器设计中使用了被测电路(Circuit under Test,CUT)内部自身的触发器,这些内部触发器不再具有像传统的扫描结构的响应捕获功能,因此需要对触发器的输出以及被测电路的原始输出进行响应压缩,本论文给出了一种低硬件开销的响应压缩器结构,该响应压缩器由一个AND、OR和XOR构成的基本树空间压缩器和一个MISR时间压缩器构成,由于在基本树空间压缩器中除了包含AND和OR之外,还增加了XOR,因此压缩效率和硬件开销都可得到优化。(3)针对低测试数据和短测试时间的确定性BIST,对基于TRC二维压缩的确定性BIST进行了研究。结合基于TRC垂直压缩算法和冗余删除算法,设计了两种以优化测试数据和测试时间的二维压缩的确定性BIST方案:第一种是将输入精简技术和基于TRC垂直压缩技术相结合,提出了一种有效地二维压缩方案,该方案采用基于TRC垂直压缩实现测试向量个数的减少,以及利用输入精简技术实现测试向量位数的减少,从而显着地减少确定性测试向量集的长度和宽度,由于输入精简技术压缩了TRC种子的宽度,并且提出的冗余删除方案的实施,因此该方案能够有效的减少测试数据和测试时间,但是需要调整输入端顺序;第二种是将LFSR重播种和基于TRC垂直压缩技术相结合,提出了一种基于LFSR重播种的二维压缩方案,这里每个LFSR种子首先被解码成一个TRC种子,再由TRC种子产生测试向量,理论分析表明,编码一个含有smax个确定位的TRC种子所需的LFSR长度从smax+20减小到smax+2,提高了编码效率,在设计BIST结构时,只需存储LFSR种子,而不是TRC种子,因此,该方案能够有效的减少测试数据,此外,采用在预指定阶段产生冗余标记矢量,减少了每个TRC种子所产生序列片段的个数,因此缩短了测试时间。(4)针对低测试数据、短测试时间和低测试功耗的确定性BIST,对基于可重构TRC和基于LFSR扫描切片重迭的确定性BIST进行了研究。在可重构TRC确定性BIST方面,结合基于TRC垂直压缩算法,设计了两种以优化测试功耗的可重构确定性BIST方案,两种方案都是通过有选择的凝固部分输入端而实现的,其中,第一种方案通过排序输入端将满足凝固条件的输入端放置在扫描输出端口的一端,并且对所有输入端进行分组,实现部分重播种和部分输入端凝固功能,从而减少了测试功耗以及测试数据;第二种方案通过改进传统的扫描单元结构,使其不仅具有扫描功能,而且具有旁路功能,实现只有一半输入端工作,而另一半输入端凝固,从而减少了测试功耗,此外,由于采用了“奇全偶半”的重播种方式,因此,具有偶数序号的种子只需要一半的测试数据存储,从而减少了测试数据。在基于LFSR扫描切片重迭的确定性BIST方面,提出了一种扫描切片划分的优化方案,实现了测试数据和测试功耗的减少,首先,利用输入精简技术对所有输入端进行分组,在每个相容组中挑选一个输入构成扫描链,以便减少扫描链的长度,进而减少需要存储的控制向量的测试数据以及测试时间;接着,针对扫描切片划分方案提出了一种输入端随机排序算法对经过输入精简技术所得到的相容输入集进行优化排序,以便优化测试功耗以及测试数据;最后,提出了一种以含有最大确定位的扫描切片为开始扫描切片的最优扫描切片划分算法。通过提出的叁个算法的优化,测试数据、测试时间和测试功耗都得到减少。(本文来源于《哈尔滨工业大学》期刊2010-04-01）
王颖,陈禾[3]（2007）在《用于跳变故障测试的确定性逻辑内建自测试方法》一文中研究指出BIST由于支持全速测试而成为延迟故障测试中引人关注的技术。确定性逻辑BIST(DLBIST)已成功应用于固定故障的测试中。由于DF的随机可测试性低于固定故障,故需要对DLBIST方法进行修改。DF测试需要测试向量对,因而与SAF相比,需要更多的映射与逻辑开销。本文针对广泛应用的所谓跳变故障模型,提出了用于跳变故障测试的DLBIST扩展方法,使用FJ产生向量对。实验结果表明,使用本文方法可以获得较高的故障测试效率。(本文来源于《电子测量技术》期刊2007年10期）
赵阳[4]（2007）在《面向数字系统的确定性自测试与延迟故障测试》一文中研究指出集成电路测试是微电子领域中一个日益重要的问题。可测性设计尽可能早的在集成电路设计时考虑测试问题。内建自测试设计(BIST)是可测性设计的一种重要方法。本论文对数字系统基于扫描的BIST技术进行了深入研究。路径延迟故障测试能够检测到针对固定型故障的测试向量所无法检测到的缺陷。我们针对路径延迟故障的故障模拟问题也进行了深入的研究。论文提出了一个基于扫描森林结构和加权扫描选通信号的自测试策略,来获得针对单固定型故障的100%故障覆盖率。这一自测试策略包含伪随机测试阶段和确定性测试阶段。一个新的测度被提出以获得具有较少的确定位数量的确定性测试向量。对于所有的实验电路,通过使用级数为确定性测试向量的确定位数量最大值的线性反馈移位寄存器,本策略可以编码所有的确定性测试向量。论文提出了一个针对路径延迟故障的快速并精确的故障模拟器。这一故障模拟器基于robustly testable路径集和non-robustly testable路径集构造选择路径电路。故障模拟被简化为在原始电路上的逻辑模拟。通过有效的修剪选择路径电路,我们提出了一个基于选择性后向追踪策略的故障抛弃技术。同时,修剪过程提高了故障模拟的速度,并保证故障模拟的精确性。(本文来源于《清华大学》期刊2007-05-01）
雷绍充,邵志标,梁峰[5]（2005）在《生成确定性测试图形的内建自测试方法》一文中研究指出为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显着减少.(本文来源于《西安交通大学学报》期刊2005年08期）
李吉[6]（2005）在《确定性逻辑内建自测试技术研究》一文中研究指出随着集成电路设计进入超深亚微米阶段,电路复杂度不断提高,芯片测试面临着巨大的挑战。对于超大规模集成电路(Very-Large-Scale Integrated Circuit, VLSI)和SOC(System-On-a-Chip),为了提高测试质量并降低测试成本,各种可测性设计(Design For Testability, DFT)方法得到广泛应用。其中,逻辑内建自测试(Logic Built-In Self-test, LBIST)由于具有测试数据量低、提供真速测试能力等优点,逐渐被认可为今后可测试性设计技术的一个重要组成部分。本文研究了各种DFT技术的工程应用,详细分析了LBIST技术在实际应用中的关键问题,系统介绍了LBIST领域确定性向量生成方面的研究成果,在此基础上针对该技术中目前存在的问题,提出了一种新的低功耗确定性LBIST方法。本文的主要工作包括:1.通用CPU芯片的可测性设计。本文对各种DFT方法及其工业应用进行了概要性陈述。介绍了这些技术在一款通用CPU工程项目中的应用。在可测试性设计实践中,采用了目前最成熟的几种可测性设计技术:扫描设计、存储器内建自测试和边界扫描设计。实验结果表明经过上述可测性设计后,可获得较高的故障覆盖率。2.应用于逻辑核的BIST关键技术研究。本文对LBIST在实际应用中存在的一些难点问题进行了详细分析,针对这些难点,提出了对应的解决方法。将这些解决方法应用到一款通用CPU芯片部分模块的LBIST结构中。实验结果表明,LBIST能够在较少的面积及性能开销下取得较好的故障覆盖率。3.提出一种应用向量划分的低功耗确定性LBIST方法。LFSR重播种(LFSR Reseeding)是一种能够进行强有力的数据压缩的确定性LBIST方法,但LFSR在解码过程中可能带来较大的测试功耗。本文全面分析了LBIST领域的各种确定性向量生成方法以及低功耗设计现状。在此基础上,针对LFSR重播种技术中存在的问题,提出了一种新的基于LFSR重播种的低功耗确定性LBIST方法。所提出的设计利用扫描向量中的切片重迭来同时减少确定位数目和跳变数目,因而能够大大降低测试功耗和向量存储。在硬件结构上,使用一个解码器生成控制信号。实验结果表明,对于ISCAS89基准电路,提出的方法能够减少扫描链中80%左右的跳变,而只需要原始测试集(Mintest)25%左右的测试数据存储。这样,提出的方法一方面保持了LFSR重播种数据压缩能力强的优点,同时也获得了在测试功耗上的大幅度降低,与其它已有的方法相比取得了数据压缩和功耗减少的较好折衷。并且,如果将所提出的技术与其它的例如部分重播种或种子压缩等技术相结合,则可以取得更好的实验结果。(本文来源于《中国科学院研究生院（计算技术研究所）》期刊2005-04-01）
确定性自测试论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路制造工艺的进步和电路规模的扩大,芯片设计进入片上系统(System on a Chip,SoC)时代。由于片上系统嵌入了各种芯核,出现了测试数据上升、测试芯核难以控制等问题。内建自测试(Built-in Self-Test,BIST)方法通过在芯片内部集成少量的逻辑电路实现对电路的测试,被认为是解决SoC测试问题的一种有效的可测试性设计方法,已经成为电路测试技术领域新的研究热点。BIST设计目标是采用少量的硬件开销,在较短的时间内完成故障覆盖率较高的测试,即BIST硬件开销要小,测试时间要短,故障覆盖率要高。另外,由于测试模式下的输入序列之间缺乏相关性,因此测试模式下的功耗比功能模式下的功耗要高,这将使测试功耗很容易超标,导致芯片损坏,因此降低测试功耗也是BIST的又一个设计目标。本论文以测试硬件开销、测试时间以及测试功耗作为BIST的测试成本,对确定性的BIST方案进行了优化研究,主要工作包括:(1)扭环计数器(Twisted Ring Counter,TRC)特性研究。从TRC所产生的序列入手,对TRC的冗余特性、跳变计数(功耗)特性以及TRC种子的等价特性进行了深入细致地研究,得到的有关TRC性质将被用来指导基于TRC的确定性BIST设计。(2)针对低测试数据的确定性BIST,对基于TRC垂直压缩的确定性BIST进行了研究。首先,提出了一种适用于计数器作为BIST的向量产生器的垂直压缩算法/种子选择算法,该算法利用测试集中的测试向量来计算所需要的种子,因此,在设计BIST结构时只需存储少量的种子,而不是全部的测试集;其次,由于在每个种子所生成的测试序列中包含有大量的冗余向量,为了删除测试过程中所生成的冗余序列,本论文给出了一种不影响测试数据的冗余序列删除算法,它利用前后两个种子所生成的最后一个非冗余序列片段的位置差来决定是否删除后一个种子的冗余序列片段;最后,由于在TRC向量产生器设计中使用了被测电路(Circuit under Test,CUT)内部自身的触发器,这些内部触发器不再具有像传统的扫描结构的响应捕获功能,因此需要对触发器的输出以及被测电路的原始输出进行响应压缩,本论文给出了一种低硬件开销的响应压缩器结构,该响应压缩器由一个AND、OR和XOR构成的基本树空间压缩器和一个MISR时间压缩器构成,由于在基本树空间压缩器中除了包含AND和OR之外,还增加了XOR,因此压缩效率和硬件开销都可得到优化。(3)针对低测试数据和短测试时间的确定性BIST,对基于TRC二维压缩的确定性BIST进行了研究。结合基于TRC垂直压缩算法和冗余删除算法,设计了两种以优化测试数据和测试时间的二维压缩的确定性BIST方案:第一种是将输入精简技术和基于TRC垂直压缩技术相结合,提出了一种有效地二维压缩方案,该方案采用基于TRC垂直压缩实现测试向量个数的减少,以及利用输入精简技术实现测试向量位数的减少,从而显着地减少确定性测试向量集的长度和宽度,由于输入精简技术压缩了TRC种子的宽度,并且提出的冗余删除方案的实施,因此该方案能够有效的减少测试数据和测试时间,但是需要调整输入端顺序;第二种是将LFSR重播种和基于TRC垂直压缩技术相结合,提出了一种基于LFSR重播种的二维压缩方案,这里每个LFSR种子首先被解码成一个TRC种子,再由TRC种子产生测试向量,理论分析表明,编码一个含有smax个确定位的TRC种子所需的LFSR长度从smax+20减小到smax+2,提高了编码效率,在设计BIST结构时,只需存储LFSR种子,而不是TRC种子,因此,该方案能够有效的减少测试数据,此外,采用在预指定阶段产生冗余标记矢量,减少了每个TRC种子所产生序列片段的个数,因此缩短了测试时间。(4)针对低测试数据、短测试时间和低测试功耗的确定性BIST,对基于可重构TRC和基于LFSR扫描切片重迭的确定性BIST进行了研究。在可重构TRC确定性BIST方面,结合基于TRC垂直压缩算法,设计了两种以优化测试功耗的可重构确定性BIST方案,两种方案都是通过有选择的凝固部分输入端而实现的,其中,第一种方案通过排序输入端将满足凝固条件的输入端放置在扫描输出端口的一端,并且对所有输入端进行分组,实现部分重播种和部分输入端凝固功能,从而减少了测试功耗以及测试数据;第二种方案通过改进传统的扫描单元结构,使其不仅具有扫描功能,而且具有旁路功能,实现只有一半输入端工作,而另一半输入端凝固,从而减少了测试功耗,此外,由于采用了“奇全偶半”的重播种方式,因此,具有偶数序号的种子只需要一半的测试数据存储,从而减少了测试数据。在基于LFSR扫描切片重迭的确定性BIST方面,提出了一种扫描切片划分的优化方案,实现了测试数据和测试功耗的减少,首先,利用输入精简技术对所有输入端进行分组,在每个相容组中挑选一个输入构成扫描链,以便减少扫描链的长度,进而减少需要存储的控制向量的测试数据以及测试时间;接着,针对扫描切片划分方案提出了一种输入端随机排序算法对经过输入精简技术所得到的相容输入集进行优化排序,以便优化测试功耗以及测试数据;最后,提出了一种以含有最大确定位的扫描切片为开始扫描切片的最优扫描切片划分算法。通过提出的叁个算法的优化,测试数据、测试时间和测试功耗都得到减少。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
确定性自测试论文参考文献
[1].丁秋红.一种低功耗确定性内建自测试技术研究与实现[D].大连理工大学.2016
[2].周彬.低测试成本的确定性内建自测试（BIST）的研究[D].哈尔滨工业大学.2010
[3].王颖,陈禾.用于跳变故障测试的确定性逻辑内建自测试方法[J].电子测量技术.2007
[4].赵阳.面向数字系统的确定性自测试与延迟故障测试[D].清华大学.2007
[5].雷绍充,邵志标,梁峰.生成确定性测试图形的内建自测试方法[J].西安交通大学学报.2005
[6].李吉.确定性逻辑内建自测试技术研究[D].中国科学院研究生院（计算技术研究所）.2005