导读:本文包含了自测试论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:测试,内建,算法,存储器,时钟,乘法器,加法器。
自测试论文文献综述
陶然,王昭磊,罗悦,田琨[1]（2019）在《SOPC通用化弹载自测试平台的设计与实现》一文中研究指出传统的导弹测试采用地面测试的方法,弹地接口庞大、资源浪费、测试准确性差,针对该缺点,提出了基于SOPC技术的通用化弹载自测试平台,具有通用化、小型化的特点,同时利用可编程特性实现重复配置功能,满足多种不同装备型号的弹载测试功能需求。详细阐述了实现此项技术的SOPC系统架构、硬件平台及系统软件的设计方法,同时给出了自测试平台的在线配置方法。(本文来源于《现代防御技术》期刊2019年02期）
张颖,张嘉琦,王真,江建慧[2]（2018）在《基于有界模型检测的门级软件自测试方法》一文中研究指出提出了基于有界模型检测的门级软件自测试方法.将处理器中的模块简化成约束模块,缓解状态爆炸问题.将难测故障的触发条件逐个转化成性质并且采用有界模型检测技术,搜索触发这些性质的违例.最后,将违例映射成测试指令序列,并为测试指令序列添加观测指令序列,构成自测试程序.实验结果表明:该方法在不引起状态爆炸问题的情况下,有效地测试控制器中难以测试的故障,提高了在线测试的测试质量.(本文来源于《同济大学学报(自然科学版)》期刊2018年11期）
荣佑丽[3]（2018）在《低电压SRAM内建自测试电路技术研究与实现》一文中研究指出随着集成电路制造工艺的不断进步,低电压SRAM(Static Radom Access Memory)的故障模型和测试方法正在受到更多的重视与研究,芯片测试方法趋于成熟的同时,人们对于故障模型的认识也更加深入。近年来,关于低电压SRAM的测试方法层出不穷。而对于SRAM的测试,人们更倾向于使用存储器内建自测试(Memory Built-in Self Test,MBIST)的方法来进行测试,因为这种方法不受芯片管脚数目和测试机存储容量的限制,减小了存储器测试对自动测试机台的依赖。而且,使用内建自测试的方法可以缩短芯片的测试周期和芯片上市时间,可支持多种测试算法,简化测试向量的生成并节省存储测试向量的空间和成本。本文的主要工作包括:(1)介绍低电压SRAM测试的背景和发展现状,总结和比较低电压SRAM中的故障类型和测试方法,针对低电压SRAM中的稳定性故障,设计出专门的DFT电路用来进行稳定性故障的检测。(2)本文在March C+算法的基础上,根据故障原语推导相应的检测算法来检测更多的故障类型,提高算法的故障覆盖率。(3)最后分别通过仿真分析DFT电路和内建自测试电路,将新型March-Like算法与March C+算法进行对比分析,验证了新算法的有效性。本文主要研究低电压SRAM的故障模型和测试算法,基于SMIC 40nm LL CMOS工艺对一款256Kbits低电压8T SRAM芯片进行可测性设计,并完成了流片。仿真和实验结果表明,本文设计的DFT电路能够减小稳定性故障的最小可检测电阻,提高了测试灵敏度;本文提出的新型March-Like算法检测低电压SRAM阵列中的耦合写破坏故障、写干扰故障和读干扰故障覆盖率达100%。内建自测试电路虽然会在一定程度上增加芯片的面积开销,但是与传统算法相比,能够覆盖更多的故障类型,具有良好的可行性。(本文来源于《南京邮电大学》期刊2018-11-14）
张立博,唐威,颜伟,李俊玲[4]（2018）在《基于存储器内建自测试的全速测试设计》一文中研究指出存储器内建自测试(memory built-in-self-test,MBIST)已成为可测性设计(design-for-testability,DFT)中用以测试嵌入式存储器的重要方法.在一款以太网芯片中基于传统存储器内建自测试,提出了一种多级流水寄存器的全速测试结构,减少了测试时的读写时钟周期,缩短了测试时间,降低了测试成本.经过仿真验证,证明了该流水结构设计能够有效提高内建自测试效率.(本文来源于《微电子学与计算机》期刊2018年11期）
刘兴辉,孙守英,程宇[5]（2018）在《基于March C+算法的RAM内建自测试设计》一文中研究指出为解决HSC32K1芯片传统测试的不足,基于March C+算法的内建自测试(Built In Self Test,BIST)方法,并利用perl语言调用Mbist Architect工具自动产生March C+算法,生成时间只需要3.5 s,相比手动编写算法代码几十分钟甚至几小时来说缩短了测试时间,提高了测试效率。仿真结果表明,提出的测试方法,可以有效地达到测试效果。该方法可以推广到对其他芯片进行测试,适用性强.(本文来源于《辽宁大学学报(自然科学版)》期刊2018年02期）
于建华,陈剑,李嘉[6]（2018）在《基于数字方式实现的锁相环自测试电路》一文中研究指出时钟抖动、时钟精度和锁相环倍频功能是否符合预定规格是评价锁相环好坏的重要参数,但高精度的锁相环对应的测试设备昂贵、测试周期长且需要专业人士进行操作,大大增加了中小型设计公司项目的测试成本和时间。本文介绍了一种自主研发的数字电路,该电路采用纯数字方式实现锁相环(PLL)的功能测量、精度测量(<0.1%)和时钟抖动测量(峰-峰值Jpp<100ps,均方根值Jr ms<15ps)。(本文来源于《中国集成电路》期刊2018年05期）
孙守英[7]（2018）在《基于SoC芯片的RAM内建自测试设计》一文中研究指出如今集成电路片上系统芯片(System on Chip,SoC)发展迅速,随着集成度的变高,电路设计也变得更加复杂起来,芯片测试的可行性以及测试功耗等也开始倍受人们的重视。芯片测试质量的提高、测试成本的降低、测试时间的缩短等已经成为芯片测试过程中备受人们关注的重点问题。传统的芯片测试方法主要依靠人工编写测试向量,测试效率较低,而且由于测试机的水平和测试资源有限,已经不适用现代芯片复杂程度剧增的大规模生产。为了避免SoC芯片在生产过程中出现的故障问题,可测试性设计(Design For Testability,DFT)已经成为必不可少的一步。可测试性设计的方法有很多,对于SoC芯片中存储器的测试,使用最广泛的方法是内建自测试(Built In Self Test,BIST)。本文开头主要介绍芯片测试的发展现状和基本原理。然后介绍了可测试性设计的多种方法,通过比较,分析了各种方法的优点和缺点。接下来介绍了常见存储器的故障问题,针对一款SoC安全芯片,具有叁块IP需要同时测试的特点,确定使用BIST设计方法。由于BIST测试电路结构具有测试生成以及测试响应都在电路内部运行的特点,无需外部支持就可以产生测试激励、分析测试响应,这样使得测试效果更好。通过重点研究存储器测试中的March算法,找出合适存储器测试的March C+算法。如今这种算法在芯片测试发展中是相对最为完善的,它能检测出芯片存储器中常见的故障问题。课题在此基础上利用Perl语言调用脚本生成March C+算法,并设计了BIST相关的硬件电路。使用搭建的仿真平台VCS和Verdi工具对BIST设计进行仿真,并对其进行验证仿真,即对BIST设计中RAM故障进行仿真。仿真结果表明,本文提出的测试方法,可以有效地达到测试效果。该方法可以推广到对其他芯片进行测试,适用性强。基于March C+算法的BIST结构是未来芯片存储器测试的主要研究方向,具有运行速度较快、面积较小、可复用性、故障覆盖率高等优点,有良好的发展前景。该研究的创新之处一方面在于解决了SoC芯片传统测试的不足,运用可测试设计中的内建自测试,选择March C+算法使得芯片测试故障覆盖率更高。另一方面利用Perl语言脚本调用MbistArchitect工具自动产生March C+算法,算法生成时间只需要约3.5s,相比传统生成测试算法的几分钟甚至更长的时间,缩短了生成算法的时间,避免了逐步编写代码的繁琐过程,且更加便捷,方便调试。(本文来源于《辽宁大学》期刊2018-05-01）
吴太旗,余海洪,李凯峰,陆秀平[8]（2018）在《GNSS接收机性能自测试方法及试验》一文中研究指出针对自主开展GNSS接收机差分有效作用距离、动态性能、垂向定位精度等指标测试难度大,普通用户缺乏有效手段的技术现状,提出了一套GNSS接收机静态和动态批量测试方法,并利用10台GNSS接收机进行了长短基线、动基线和模拟RTK测量试验,试验结果表明,本方案既可以评估不同基线长度下接收机静态和动态性能,还可以对垂向精度进行评估,能够解决无GNSS检定场下的接收机自主评估难题。(本文来源于《海洋测绘》期刊2018年02期）
孙洁朋,魏建民,闫华,丛红艳[9]（2017）在《一种FPGA芯片中DSP模块的内建自测试方法》一文中研究指出提出了一种针对Xilinx Virtex-4/5系列FPGA芯片中嵌入式数字信号处理器(DSP)的内置自检测试(BIST)和故障诊断方法。该方法可以对DSP电路中乘法器和加法器进行有效的测试,缩短测试时间,减少工作量。同时通过更改DSP的配置信息来实现全芯片DSP的功能测试,提高了DSP模块的测试故障覆盖率。(本文来源于《电子与封装》期刊2017年10期）
章鹤,艾铁柱[10]（2017）在《基于CPLD的功率输出自测试及保护技术研究》一文中研究指出机载供电系统中存在大量的功率接触器和继电器,在驱动这些装置时,如果电路中的瞬态电流过大,将损坏机载计算机本身及后级控制电路。本文设计并实现了一种基于CPLD的功率输出自测试及短路保护技术,由硬件分立元器件和可编程逻辑器件代替DSP处理器,无需软件参与,完全由硬件实现功率驱动和过流保护,使其具有非常高的可靠性和安全性,性能大大优于传统控制开关。(本文来源于《电子测试》期刊2017年18期）
自测试论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
提出了基于有界模型检测的门级软件自测试方法.将处理器中的模块简化成约束模块,缓解状态爆炸问题.将难测故障的触发条件逐个转化成性质并且采用有界模型检测技术,搜索触发这些性质的违例.最后,将违例映射成测试指令序列,并为测试指令序列添加观测指令序列,构成自测试程序.实验结果表明:该方法在不引起状态爆炸问题的情况下,有效地测试控制器中难以测试的故障,提高了在线测试的测试质量.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
自测试论文参考文献
[1].陶然,王昭磊,罗悦,田琨.SOPC通用化弹载自测试平台的设计与实现[J].现代防御技术.2019
[2].张颖,张嘉琦,王真,江建慧.基于有界模型检测的门级软件自测试方法[J].同济大学学报(自然科学版).2018
[3].荣佑丽.低电压SRAM内建自测试电路技术研究与实现[D].南京邮电大学.2018
[4].张立博,唐威,颜伟,李俊玲.基于存储器内建自测试的全速测试设计[J].微电子学与计算机.2018
[5].刘兴辉,孙守英,程宇.基于MarchC+算法的RAM内建自测试设计[J].辽宁大学学报(自然科学版).2018
[6].于建华,陈剑,李嘉.基于数字方式实现的锁相环自测试电路[J].中国集成电路.2018
[7].孙守英.基于SoC芯片的RAM内建自测试设计[D].辽宁大学.2018
[8].吴太旗,余海洪,李凯峰,陆秀平.GNSS接收机性能自测试方法及试验[J].海洋测绘.2018
[9].孙洁朋,魏建民,闫华,丛红艳.一种FPGA芯片中DSP模块的内建自测试方法[J].电子与封装.2017
[10].章鹤,艾铁柱.基于CPLD的功率输出自测试及保护技术研究[J].电子测试.2017
论文知识图
