朱丹[1]2004年在《微处理器体系结构级测试程序自动生成关键技术研究》文中认为功能验证是微处理器设计的瓶颈。体系结构级功能验证能够及早发现微处理器设计错误,减小错误对设计的影响。目前,模拟验证仍然是体系结构级验证的主要手段,但是完全手工生成用于模拟验证的测试程序效率低,错误率高。因此,测试程序的自动生成在现代微处理器设计中扮演着重要角色。 现有的微处理器体系结构级测试程序生成系统采用的体系结构建模方法复杂,处理问题规模有限,而且大多数系统本质上仍然采用随机生成方法,导致生成的测试程序验证效率不高。 本文基于我们提出的微处理器体系结构级测试程序自动生成框架,重点研究了测试程序自动生成的约束满足问题,设计实现了一种由描述驱动、基于约束求解的测试程序自动生成系统。本文的主要工作和贡献如下: 1.提出了约束编译器为测试程序建立约束网络的方法,设计了测试程序自动生成系统的核心部件——约束编译器。由于这种方法独立于目标微处理器体系结构,通过配置不同的体系结构信息,该编译器可以为具有不同体系结构的微处理器生成测试程序。该编译器已由课题组其他成员实现,并取得了良好的试用效果。 2.针对测试程序生成的体系结构建模,设计提出了一种新的面向验证的体系结构描述语言——VADL,并实现了VADL编译器。该语言可读性好,描述能力强,可以对行为和结构进行混合描述,为微处理器的体系结构建模提供了一种自然、易于描述的机制,并且由于它只要求描述与验证相关的体系结构特征,能够高效支持体系结构建模。 3.设计了体系结构特征配置文件,并实现了该文件的自动生成。体系结构特征配置文件为约束编译器提供配置信息。 4.设计了指令模板库,并实现了从体系结构描述文件到该库的自动生成。指令模板库的引入使得普遍微处理器体系结构的验证知识与特定体系结构的验证知识相分离,达到了MA~2TG系统能够为多种体系结构生成测试程序的目标 基于以上研究成果建立的原型系统——MA~2TG系统不仅可以随机生成测试程序,最主要的是可以生成满足特定要求的测试程序。该系统已经成功地应用于DLX微处理器和LEON2处理器模型的体系结构级验证,应用结果表明了本文方法的有效性。
梁磊[2]2004年在《基于约束求解的微处理器功能验证程序自动生成技术研究》文中提出随着现代微处理器规模和复杂度的不断增大,功能验证已经成为设计的瓶颈。体系结构级功能验证可以及早发现微处理器设计错误,减小错误对设计的影响。目前,体系结构级功能验证的主要手段是采用模拟验证,但是用手工生成测试用例的方式效率低,错误率高。因此,功能验证程序的自动生成技术在现代微处理器设计中的地位越来越重要。 现有的微处理器体系结构级测试程序自动生成系统处理问题规模有限,大多数系统本质上仍然采用随机生成方法,导致生成的测试用例验证效率不高。 本文在我们提出的微处理器体系结构级测试程序自动生成框架的基础上,完成了如下工作: 1、用户约束描述语言的设计和约束编译器的实现。课题对微处理器的功能验证需求进行了广泛的研究和分析,根据用户可能提出的验证需求特性,定义了一种结构清晰、语法简洁、使用简单的体系结构级约束规则描述语言,制订出该语言相关的描述说明和使用规则,并实现了其编译器。编译器是与具体的体系结构无关的,通过体系结构描述语言生成的配置文件来配置。编译器读入约束描述文件,和指令模板库一起生成约束求解的C++代码,对C++代码编译运行后得到体系结构级测试程序。 2、指令生成策略的研究并将其集成到约束求解器中。针对功能验证的需求,制订了相应产生测试程序的约束求解策略,其中解决的关键技术包括:指令集结构中固有约束的提取与求解模型的建立、各种数据冲突约束网络的建立、控制相关约束模型的建立、避免产生不合法测试程序的策略(例如:无限循环的避免)、触发各种异常的约束模型的建立、验证存储层次正确性的指令组合约束模型的建立等。 3、流水线状态覆盖率的研究和实现。深入研究了流水线状态覆盖率技术,建立了流水线状态覆盖率模型,研究了流水线状态覆盖率驱动的指令生成算法和评测标准,以提高生成程序的覆盖率,减小生成程序规模。 4、DLX和LEON2处理器的功能验证实例研究。针对DLX和LEON2处理器的体系结构级和RTL级代码的验证,使用约束描述语言,制订了比较全面的实验方案,进行覆盖率测试和错误捕捉,并根据该环境对MA~2TG系统进行了性能评价。 基于以上研究成果建立的原型系统——MA~2TG系统不仅可以随机生成测试程序,最主要的是可以生成满足特定要求的测试程序。该系统已经成功地应用于DLX和LEON2微处理器的体系结构级验证,应用结果表明了本文方法的有效性。
凌云辉[3]2017年在《基于SBST的LVDT解调电路在线测试研究》文中指出LVDT(Linear Variable Differential Transformer)解调电路芯片是航空发动机系统主控器的重要功能模块之一,系统复杂度的提升和芯片制造加工深亚微米工艺的不断改进,使得该芯片越来越容易受到各种故障的影响。为了提高航空发动机控制系统的整体可靠性,迫切需要配备有效的故障在线检测模块,同时在芯片的设计阶段就需要考虑测试方法的有效施加。因此,本文研究了基于软件自测试SBST(Software-Based-Self-Test)的LVDT解调电路在线测试方法。在分析了现有集成电路芯片在线测试方法的基础上,本文提出了一种基于软件自测试的测试结构,所添加的微处理器用于施加测试向量、控制测试流程、采集测试响应以及在线测试诊断,测试调度程序存于处理器的ROM,而相关的测试激励和理想响应数据存于RAM中。基于微处理器的指令,所编写的测试控制及测试调度程序可实现对LVDT解调电路的各个功能模块的在线测试。为了实现规模小、故障覆盖率高的测试数据,除存储器模块采用了改进的March C+算法,其他被测功能模块的测试数据生成均采用了ATPG工具软件TetraMAX。该基于SBST的测试结构具有良好的扩展性和灵活性,可适应被测LVDT芯片的功能设计和性能参数的调整。此外,针对在线测试结构的核心单元处理器模块,本文提出了一种基于SBST的微处理器自测试方法。根据每个子模块的功能针对性进行测试生成,底层故障模型能够通过相应的处理器指令程序得到测试。基于该在线测试方法,构建了基于SBST的LVDT解调器原型电路,并采用滤波器、控制器等模块为被测电路,仿真了SBST的动态测试流程,通过Design Complier等EDA软件和基于Spartan6 FPGA的自开发硬件仿真平台验证了在线测试电路功能,并给出了性能分析。
易会战[4]2006年在《低功耗技术研究—体系结构和编译优化》文中指出计算机系统的功耗问题是计算机技术进一步发展亟待解决的问题之一。功耗急剧增长提高了芯片的封装和制冷成本。高温环境下执行增加了芯片的失效率,导致计算机系统的可靠性下降。嵌入式移动计算技术是芯片行业最活跃的领域,嵌入式的移动设备往往依靠电池供电,电池的供电时间是系统的重要参数之一。与半导体技术的发展速度相比电池技术的发展缓慢,未来的移动设备必须在有限能量供应下发挥更大的效能,对系统能量消耗有很高的要求。信息行业的设备消耗了大量能量,并且能量消耗呈现逐年增长的趋势。大量的能量消耗要求系统采用有效的能量管理策略提高能量的使用效率。因此,不管是嵌入式移动设备还是高性能系统,都必须考虑功耗问题。从底层的电路技术,到逻辑技术、体系结构技术和高层的软件技术,出现了各种方法用于降低计算机系统的能量消耗。本文重点研究用体系结构设计和编译器指导的方法减少计算机系统的能量消耗。体系结构是软件和硬件的接口,对于低层的低功耗硬件设计和上层的软件低功耗优化都有重要的影响,本文分析了传统体系结构的能量效率变化趋势,提出今后的体系结构低功耗设计的思路之一是采用并行处理技术。当前新的硬件技术—动态电压调节(DVS)和部件动态关闭(TOSU)—为软件低功耗优化提供了手段,本文的工作基于编译器的静态分析或者profile技术,获得应用对系统资源的使用特性,使用DVS或者TOSU技术减少计算机系统的能量消耗。具体说来,本文包括叁部分的研究工作:首先研究了微处理器体系结构的能量有效性;然后研究了实时系统的能量有效性优化方法;最后研究了并行系统的能量有效性优化方法。本文的主要创新如下:1、提出了微处理器的体系结构能量有效性模型,克服了传统的能量有效性模型受工艺参数和电压参数影响的问题,该模型能有效地评估体系结构设计对能量有效性的影响。通过对典型微处理器的分析,验证了该模型的合理性。通过该模型分析了体系结构设计的多种典型技术,得出了并行处理技术和部件使用局部化是提高能量有效性的主要方法。指导了本课题的研究。2、提出了面向程序的剩余最差时间分析方法,克服了过去动态电压调节技术的研究结果不能紧密结合时间估计技术的问题,给出了动态电压调节算法实现的总体框架,建立了性能/功耗模拟环境RTLPower,嵌入式程序集的测试证明该算法最大能够节省50%的能量。3、提出了等比例电压调节点的优化放置方法—OPOT和OPTO,OPOT给出了无开销情况下的最优调节点放置方法,并给出了证明,OPTO给出了存在开销情况下的调节点优化放置方法,嵌入式程序集的测试证明两种调节点优化放置方法有效的减少了能量消耗。4、提出了确定执行模式的最优频率设置指导的贪婪电压调节方法和最高频率限制情况下确定执行模式的最优频率设置指导的贪婪电压调节方法,克服了过去电压调节方法不能有效利用松弛时间的问题,能够最佳地设置每阶段的频率,模拟实验结果验证了两种电压调节方法的有效性。5、提出了编译器指导的DVS并行系统的能量和性能权衡技术,针对MPI消息传递应用使用编译器自动构造通信和计算区域,为这些区域分配最优的电压/频率,克服了过去的研究完全采用手工方法的问题,建立了性能/功耗的并行模拟环境MIPSpar,并行MPI程序集的测试证明该技术在性能损失不超过5%的情况下,能够节省20~40%的能量消耗。6、提出了编译器指导的并行系统通信链路的动态关闭技术,编译器将并行程序划分为通信区间和计算区间,使用链路打开/关闭指令动态改变通信链路的状态,克服了基于网络链路利用率的预测方式不可避免地引入的链路打开/关闭开销,模拟实验结果表明在小于1%的网络延迟和性能损失下,减少了20~70%的互连网络能量消耗。
龚令侃, 王玉艳, 章建雄[5]2009年在《基于验证库的微处理器指令集验证方法》文中指出指令集作为微处理器软件和硬件的分界线在计算机体系结构中占有重要地位。测试程序自动生成(RTPG)是微处理器指令集验证的主要方法之一。该文比较目前主流的RTPG技术和验证策略,提出基于验证库的随机测试程序生成工具。使用通用脚本语言开发验证库和测试程序模板,针对不同验证阶段生成高质量的测试程序。测试结果表明,该方法实现简单,能达到较好的验证效果。
龚锐[6]2008年在《多核微处理器容软错误设计关键技术研究》文中指出微处理器受到高能粒子轰击或噪声干扰等恶劣环境的影响,将发生瞬态故障。这些瞬态故障可能引起软错误(Soft Error),甚至失效,这将对微处理器的可靠性产生较大的影响。随着集成电路制造工艺的进步,单片上能够集成的晶体管数目将呈指数增长,这将使得微处理器面临越来越严重的软错误威胁。目前,多核微处理器已经逐渐成为市场的主流。容软错误(Soft Error Tolerance)技术一般都需要某种程度的冗余,而多核微处理器中天然的冗余资源为容软错误设计提供了新的解决思路。如何有效地利用多核微处理器中的冗余资源来增强微处理器的容软错误能力,进而提高其可靠性,就成了亟待解决的问题,对其进行深入研究具有重要的理论意义和实用价值。本文的研究工作围绕多核微处理器容软错误设计中的一系列关键技术展开。首先研究了多核微处理器容软错误执行模型,容软错误执行模型关系到程序如何高效、正确、可靠地在多核微处理器上执行,这也是发挥多核冗余资源优势实现容软错误设计的关键所在。其次,本文对具体的容软错误加固技术进行了研究,任何容软错误微处理器都要采用不同层次的加固技术对软错误进行屏蔽、检测或恢复,本文主要研究了门级的冗余技术和体系结构级的控制流检测技术。最后,本文对微处理器可靠性评估模型进行了研究,以便能在设计流程的早期就对微处理器可靠性进行定量评估,从而对设计选择和优化进行有效地指导。本文所作的主要创新工作包括:(I)本文提出了两种多核微处理器容软错误执行模型,包括:(1)基于现场保存与恢复的双核冗余执行模型DCR。在该模型中,两份相同的线程在两个具有现场保存与恢复功能的内核上冗余执行。通过增强内核的功能,使得该模型在能够有效恢复软错误的同时,具有较低的容错专用核间队列带宽需求和实现复杂度。(2)可重构的叁核冗余执行模型TCR。该模型通过增强内核的冗余,在叁个不同的内核上执行叁份相同的线程,发现软错误以后可以进行动态重构,从而以较低的容错专用核间队列带宽需求和较高的执行性能实现了对软错误的有效屏蔽。(II)本文提出了两种基于异步电路技术的门级冗余结构,包括:(1)基于异步C单元的双模冗余结构DMR。该结构采用异步C单元对双模冗余单元的输出进行屏蔽,有效地降低了硬件冗余度,在具有对SEU(Single Event Upset)故障屏蔽能力的同时,有效地降低了芯片的面积开销。(2)基于异步双沿触发寄存器的时空叁模冗余结构TSTMR。本文借鉴异步电路中解同步电路显式分离主从锁存器的结构,提出了双沿触发寄存器(DCTREG)。TSTMR结构通过采用DCTREG,将时间冗余应用到门级,从而实现对SEU和SET(Single Event Transient)故障的全面屏蔽。(III)本文提出了一种增强型控制流检测技术ECFC,该技术主要包括检测方法和实现方法两部分:(1)基于节点和边的签名检测方法。该方法通过将签名同时赋予控制流图中的节点和边,实现了比经典的基于节点的签名检测方法更严格的控制流检测,并且可以杜绝经典检测方法中可能出现的非法转移误判和调整签名冲突的情况。(2)软硬件结合的控制流检测实现方法。该实现方法由编译器在程序中插入签名数据,在程序执行的过程中,执行完控制流转移指令后自动触发一次硬件检测操作。该实现方法具有二进制代码量小、性能高、检错及时等优点。(IV)本文提出了一种综合考虑芯片面积和性能开销的可靠性评估模型:该模型采用一种新的评估量化标准,以实现对微处理器可靠性的定量评估。采用该评估模型,可以在设计流程中对采用了不同容软错误技术的微处理器的可靠性进行准确的定量评估,有利于对设计选择和优化进行指导。本文还在此评估模型下,对上述容软错误执行模型、门级冗余结构和体系结构级控制流检测技术进行了可靠性评估。本文通过对容软错误执行模型、容软错误加固技术和可靠性评估模型的研究,对容软错误多核微处理器的设计实现进行了有益的探索。本文的实现、验证和评估结果表明,上述技术是有效的,能够应用于容软错误多核微处理器的设计和实现。
郑德春[7]2005年在《DSP可测性、测试方法和平台的研究》文中进行了进一步梳理随着集成电路技术,信号处理技术的快速发展,数字信号处理器的功能越来越强以及电路的规模越来越大,使得当前数字信号处理器的测试面临着严重挑战。如何合理地对数字信号处理器进行可测性设计、产生测试程序和采用何种验证测试平台对其进行验证测试成为数字信号处理器设计的核心问题之一。 本文作者以浙江大学16位定点数字信号处理器—MD16的验证测试工作基础,针对数字信号处理器的可测性设计、测试程序产生和软硬件协同验证测试平台设计等展开论证,力求建立一套面向数字信号处理器的验证和测试方法,以便能够使数字信号处理器变得可测、易测;同时能够提高数字信号处理器的测试覆盖率和速度,从而缩短产品的上市周期。 本文的主要内容和创新如下: 提出了一种基于IEEE1149.1 JTAG接口协议基础上的EICM(Embedded In-CircuitModule)设计方法。通过增加指令和扫描链,同时通过TAP模块控制把串行输入转换成并行输出,采用基于并行访问的方法对DSP处理器的寄存器文件和片上存储器单元进行读写操作,减少了扫描时间,且减少了扫描链对关键路径时延的影响,实现了片上EICM模拟模块。 采用了基于指令树模型遍历的方法产生指令集测试程序,提高了指令集测试的覆盖率,保证了DSP数据通道和功能单元的正确性;采用了基于状态机转换路径的方法产生异常测试程序,保证了状态机测试的覆盖率,为流水结构DSP处理器的几个难点如数据竞争、异常处理的测试提供了一种解决办法;采用了基于应用目标的应用程序测试方法,采用这种方法,能够根据设计目标,对被测处理器的功能、性能进行全方位的评价,同时能够为用户提供了相应的解决方案,加速产品的上市速度。 根据DSP处理器的不同验证和测试要求,研制了一种可重用的软硬件协同验证和测试平台。采用可配置IP模块和总线结构,实现了硬件平台可配置性和可重用性;采用嵌入式模拟模块,提供了断点、单步、跟踪等调试手段,实现了实时的验证测试功能;采用分层的方法设计软件平台,实现了软件平台的可配置性。采用本平台,不仅能够对MD16处理器进行功能单元、系统级的验证测试,同时还能进行原型芯片的系统级测试。 提出了一种采用阶层式结构的可测性设计方案,为SoC芯片的可测性设计提供了一种方法。通过在顶层TAP指令寄存器中定义选择和选择无效指令,在测试带测试机制IP模块时,减少了对顶层TAP控制器状态的影响,从而保证了它的稳定性;在测试不带测试机制IP模块时,通过增加调试指令和目标选择指令,以及采用并行访问方式访问被测单元,增加了测试灵活性,明显地减少了测试时间。 MD16原型芯片已完成测试,芯片在核心电压1.8V的情况下,其最高工作频率为162MHz,功耗为1.1mW/MHz。
马安国[8]2011年在《高效能GPGPU体系结构关键技术研究》文中指出工艺技术的进步和应用需求的变迁,驱动着处理器体系结构不断地革新。线程级并行(TLP,Thread Level Parallelism)和数据级并行(DLP,Data Level Parallelism)逐渐取代指令级并行(ILP,Instruction Level Parallelism)成为体系结构研究的重点。通用图形处理器(GPGPU,General Purpose Graphic Processing Unit)体系结构则是在多核和众核研究趋势下,集成大量并行计算资源深度挖掘TLP和DLP、面向吞吐率的设计。GPGPU采用层次式组织方式并发执行大规模线程,同时提供传统Cache层次和分布式便签存储器以支持多模式访存,从而能够很好地满足高性能计算和科学计算领域中应用对大规模并行计算的迫切需求。随着GPGPU在高性能计算和科学计算领域中的广泛应用,目前GPGPU面临着新的挑战,如资源利用率低、功耗高以及可靠性低等问题。而相关领域的研究仍处于初步阶段,有很多关键技术值得探索和研究。本文深入研究了GPGPU的体系结构和相关开发平台,在此基础上着重研究了GPGPU的应用映射和性能优化技术、资源优化配置策略、负载均衡策略、体系结构级功耗模型、并行容错算法设计以及存储部件低开销容错设计等方面。本文的工作和创新主要体现在:1.提出了GPGPU体系结构中计算资源与访存带宽间的优化配置策略。GPGPU在片上集成了大量的并行计算资源,需要前端总线提供高访存带宽以满足计算资源对数据的需求。本文使用GPGPU性能模拟器对GPGPU体系结构中的计算资源和存储控制器之间的配置比例进行对比实验,并分析配置比例对程序性能的影响。基于实验分析结果,采用粗粒度的配置比例组合对具有不同访存特征的测试程序集进行测试。结果表明,针对不同应用程序的计算访存特征,选择最优的计算资源和带宽比例,能够实现应用在GPGPU平台上的高效加速方案。2.提出了一种基于流计算的系统级任务划分负载均衡策略。GPGPU提供了丰富的存储资源和灵活的存储层次以支持多种访存模式并缓解前端总线带宽负载。本文系统性地研究了GPGPU上的负载均衡优化策略。首先,为提高计算访存比、增加数据重用度以减少片外访存,在计算kernel级采用循环展开和预取策略调整程序执行控制流。其次,将GPGPU负责执行的任务划分为多个并行流以隐藏数据传输开销。最后,从系统级任务划分角度出发,将应用划分为不同任务,在系统中的不同计算设备上并行执行,并根据各设备实际计算能力,提取最佳的划分因子。基于以上工作,提出基于流计算的系统级任务划分策略。3.实现了高性能Linpack在GPGPU上的应用映射和加速。高性能Linpack(HPL,High Performance Linpack)是衡量超级计算机能力的最重要标准之一。矩阵乘算法和LU分解算法是HPL的关键部分,其中矩阵乘计算占整个计算的绝大部分比例。本文对HPL源代码中的矩阵乘函数调用进行封装,通过任务划分实现矩阵乘算法在CPU和GPGPU上的并行计算,并对在GPGPU上运行的任务采用循环展开、预取以及流化等优化手段隐藏计算的全局访存延时和CPU-GPGPU间的数据传输开销。根据系统中设备实际执行性能调整任务划分因子、矩阵规模以及分块大小等关键参数,获得了应用在异构系统中的执行性能峰值。4.提出了基于功耗经验值的体系结构级GPGPU功耗模型。尽管GPGPU在很多通用计算领域中的效能远高于通用CPU,但其高功耗仍会带来芯片制造及冷却成本上升、系统运行成本增加以及稳定性降低等问题。本文研究了当前GPGPU效能和功耗评估的手段和方法,深入分析对比了各种功耗评估策略的优缺点。基于功耗经验数据,对抽象的GPGPU微体系结构进行体系结构级功耗建模,实现了功耗模块在GPGPU性能模拟器中的融合,并对功耗模型进行了验证。5.提出了GPGPU并行容错算法设计模式。由于图形计算本身具有容错特征,因此传统GPU并未考虑可靠性设计和容错机制。然而科学计算领域中的应用对系统的可靠性要求很高,可靠性问题制约着GPGPU在通用计算领域中的应用和发展。本文根据GPGPU硬件资源冗余和执行线程采用层次式组织的特点,提出并实现了简单冗余计算容错模式、基于并行检错的冗余计算容错模式、基于任务划分的线程块级并行容错以及基于流计算模式的冗余计算容错等检错机制。在保证可靠性的前提下,充分利用GPGPU片上计算资源,减少并行容错带来的数据传输操作和数据传输延时。6.提出了一种针对存储部件的低开销容错设计方法。体系结构弱点因子(AVF,Architectural Vulnerability Factor)是最常用的处理器可靠性评估指标之一,具有明显的动态变化特性。AVF-aware动态容错管理机制是根据AVF的变化来动态选择是否对处理器部件进行容错保护,从而在满足软错误可靠性要求的前提下最小化了容错设计带来的开销。本文提出使用基于贝叶斯累加回归树BART(Bayesian Additive Regression Trees)模型的存储部件AVF预测模型,并将该模型融入到GPGPU的AVF-aware ECC动态容错机制中。该动态容错技术基于部件的实时AVF值,选择是否开启或关闭ECC保护,在满足可靠性要求的前提下有效降低了ECC带来的功耗开销,兼顾了程序运行的性能、功耗和可靠性。
石伟[9]2010年在《基于数据触发的多核异步微处理器关键技术研究》文中研究说明随着VLSI技术的迅猛发展与应用需求的不断提高,单纯依靠提高主频已经很难进一步提高微处理器的性能,采用以多核微处理器为代表的先进体系结构已经逐渐成为提高微处理器性能的主要途径。但是,多核微处理器中功耗、时钟偏移等问题将越来越严重。异步电路具有天然的低功耗优势且不存在时钟偏移问题,使得多核异步微处理器必然成为未来微处理器发展的一个重要方向。尽管如此,多核异步微处理器设计研究尚存在一系列科学问题亟待解决,主要包括异步电路设计方法学、异步计算内核体系结构、异步互连网络结构、多核异步微处理器功耗性能评测等。针对多核异步微处理器体系结构面临的核心理论与设计实现问题进行研究,可为未来多核异步微处理器芯片的设计与实现提供坚实的理论和技术基础,具有重要的理论意义和应用价值。本文基于数据触发体系结构,对多核异步微处理器体系结构展开了深入的研究。首先研究了异步电路设计方法,高效的异步电路设计方法是开展异步集成电路设计的关键。其次,对异步数据触发计算内核与异步互连网络结构分别进行研究。最后,提出了一个多核异步微处理器原型并进行功耗评估。本文所取得的研究成果主要有：1、提出了一种基于宏单元的异步电路设计自动化流程及功耗性能优化方法。针对基于宏单元的异步电路设计流程存在自动化程度低的问题,提出了一种自动化的异步电路设计流程。该流程直接对HDL代码处理生成数据通路,然后再进行逻辑综合。因此,在综合时可以分别为每一级流水段设定单独的综合优化目标,进而充分优化每一流水段的延迟,能够得到性能更优的异步电路。并且该流程不受制造工艺的影响,具有更广的应用范围。针对异步流水线中存在功耗及性能冗余的问题,提出了一种异步电路功耗、性能优化方法。其主要思想是将操作数特征及操作行为特点引入到异步电路设计中,从而达到优化目的。通过对DLX流水线进行异步实现,验证了本文提出的异步电路设计方法及优化方法。2、提出了一种基于数据触发的异步计算内核体系结构并设计实现了一款异步数据触发微处理器芯片。该体系结构将数据触发体系结构和异步电路设计有机融合,能够同时探索指令级、数据级与微操作级并行,并具有低功耗的特点。但是异步数据触发体系结构中的指令之间不存在显式的相关性,可能导致运算结果错误。为了保证正确性,提出了一种数据源选择策略。该数据源选择策略显式指明指令之间的先后关系并将运算结果缓冲,然后在使用结果时从结果缓冲中选择正确的结果。通过对一款异步微处理器芯片腾越-Ⅱ的设计实现,验证了提出的异步数据触发体系结构具有较高的性能与较低的功耗；同时,也验证了数据源选择策略能够保证基于数据触发体系结构的异步微处理器正确执行。3、提出了一种基于层次位线缓冲的高性能低功耗片上异步路由器结构。通过对传统路由器的缓冲结构分析,提出了一种具有较高灵活性与较低硬件开销的基于层次位线的片上缓冲结构。基于提出的层次位线缓冲,首先设计实现了一款同步片上路由器,从而验证了层次位线缓冲的结构优点。缓冲资源不仅能够为多个端口共享使用,提高了资源利用效率；而且能够采用电源门控等技术降低空闲缓冲功耗。然后,基于层次位线缓冲设计实现了一款异步片上路由器。层次位线缓冲的结构与异步路由器的缓冲结构能够达到很好地统一,从而可以采用层次位线缓冲与移位寄存器缓冲相结合的方式来实现异步路由器的缓冲。采用这种缓冲结构能够获得更低的功耗及更简单的实现方式。4、提出了一种异步电路功耗评估模型并设计了一款基于数据触发体系结构的多核异步微处理器原型。通过对异步数据触发内核与异步互连网络的结构进行分析,建立了一种指令级与体系结构级相结合的异步电路功耗模型。异步电路功耗模型的一个重要特点是采用握手部件功耗模型替换原有的全局时钟功耗模型。在此基础上,将异步电路功耗模型集成到基于数据触发体系结构的多核原型模拟器中,对多核异步微处理器的功耗展开研究。模拟结果表明,提出的功耗评估方法速度较快,非常适合设计初期的功耗评估及设计优化；同时也验证了异步电路的天然低功耗优势。本文通过对异步电路设计方法、异步计算内核、异步互连网络及多核异步微处理器原型的研究,对多核异步微处理器的设计实现进行了有益的探索。本文的实现、验证和评估结果表明,异步电路技术能够有效解决多核微处理器面临的多种问题。并且,本文提出的技术能够很好地应用于多核异步微处理器的设计与实现。
丁谢[10]2006年在《THUASDSP2004处理器功能验证的设计及实现》文中指出随着半导体工艺水平步入深亚微米阶段,单个芯片上的晶体管数越来越多,现代数字系统变得越来越复杂,时钟频率也己经能达到千兆赫兹以上。越来越高的集成度使处理器体积变得更小内部结构更复杂。这种变化在给人们生活带来便利的同时,也使处理器的验证和测试变得更加困难。目前的芯片设计队伍中,验证人员一般是设计人员的两倍,验证所花的时间精力已占整个设计过程的一半以上,尤其是寄存器传输级(Register-Transfer Level,RTL)及高层验证已经成为整个设计过程的瓶颈。处理器的验证无疑成为了当今验证行业的一个巨大挑战。本文介绍在国家自然科学基金的资助下,由清华大学微电子研究所设计的具有超长指令字(Very Long Instruction Word, VLIW)体系结构特点的数字信号处理器THUASDSP2004的RTL级功能验证工作。THUASDSP2004处理器芯片内除中央处理器(Central Processor Unit,CPU)外,还包含有时钟产生模块、存储器、缓存、DMA通道以及外设设备。该数字信号处理器的CPU具有先进的VLIW结构内核、九级流水线,具有类似RISC的指令集,它的工作频率可达到150MHz以上。本文首先探讨集成电路测试验证的一般方法和处理器的功能验证方法;然后详细阐述笔者在用基于模拟的功能验证对THUASDSP2004处理器进行验证时所做的工作。本文叙述的内容用于构建基于模拟的功能验证(simulation-based functional verification)平台,该平台采用伪随机自动生成和手动编写相结合的策略获得测试矢量,再将处理器RTL级实现的模拟结果与周期级精确的仿真器产生的结果做比较来验证数字信号处理器的正确性。笔者主要负责测试矢量的生成和汇编器设计。在进行测试矢量生成时笔者选用已经公开的μGP软件核,通过编写向μGP提供指令信息的指令库生成大量伪随机测试矢量,接着通过代码覆盖率人工分析伪随机验证中的遗漏之处,手动编写测试矢量对验证进行补充。最后本文介绍了将汇编语言的测试矢量转换为机器代码的汇编器的设计实现。本文叙述的验证方法不需要验证人员对被验证处理器有深刻的理解,也不需要太多的人工工作,自动化程度较高。笔者所做工作现已经成功用于THUASDSP2004的功能验证,在比较短的时间内用相对少的测试矢量验证了处理器,最终达到99%以上的代码覆盖率。通过THUASDSP2004处理器流片的测试结果,已经证明本文所阐述的功能验
参考文献：
[1]. 微处理器体系结构级测试程序自动生成关键技术研究[D]. 朱丹. 国防科学技术大学. 2004
[2]. 基于约束求解的微处理器功能验证程序自动生成技术研究[D]. 梁磊. 国防科学技术大学. 2004
[3]. 基于SBST的LVDT解调电路在线测试研究[D]. 凌云辉. 南京航空航天大学. 2017
[4]. 低功耗技术研究—体系结构和编译优化[D]. 易会战. 国防科学技术大学. 2006
[5]. 基于验证库的微处理器指令集验证方法[J]. 龚令侃, 王玉艳, 章建雄. 计算机工程. 2009
[6]. 多核微处理器容软错误设计关键技术研究[D]. 龚锐. 国防科学技术大学. 2008
[7]. DSP可测性、测试方法和平台的研究[D]. 郑德春. 浙江大学. 2005
[8]. 高效能GPGPU体系结构关键技术研究[D]. 马安国. 国防科学技术大学. 2011
[9]. 基于数据触发的多核异步微处理器关键技术研究[D]. 石伟. 国防科学技术大学. 2010
[10]. THUASDSP2004处理器功能验证的设计及实现[D]. 丁谢. 电子科技大学. 2006
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