导读:本文包含了译码实现论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:译码,译码器,永磁,算法,所罗门,信号,正交。
译码实现论文文献综述
施泓昊,吕建新[1]（2019）在《一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现》一文中研究指出在超100 Gbit/s光网络中,由于光信噪比恶化导致了误码严重等问题,因此在光网络中普遍使用前向纠错编码。传统的编码器时延大,不能满足目前高速光网络的需求,且与高速编码器相关的研究也非常少;译码器的研究大多集中在关键方程求解算法,针对降低时延方法的研究也较少。文章针对目前光网络中广泛使用的KP4前向纠错编码,即里德-所罗门(RS)(544,514)码,提出了递推并行的编、译码结构,并通过现场可编程门阵列实现,编码器吞吐量超过17 Gbit/s,延时<0.3μs,译码器吞吐量约为66 Gbit/s,延时约为0.17μs。(本文来源于《光通信研究》期刊2019年06期）
夏阁淞,葛万成[2]（2019）在《极化码译码算法的改进与FPGA实现》一文中研究指出极化码由于其简洁的线性编码方式和优越的译码性能,被5G移动通信标准中e MBB的控制信道编码所采用,对于其编解码的研究与实现意义重大。针对极化码存在译码延迟大、吞吐量低、硬件消耗量大等问题展开研究,并进行相应的改进。对于译码,对FFT和树结构等现有方案进行对比,在SC和SSC译码算法的基础上进行优化。仿真结果表明,提出的改进硬件结构进一步提高了吞吐量,总延迟平均减小57%,并能够在核心指标LUT和FF上分别减少63.9%和65.7%的硬件消耗,较大地提高了解码性能。(本文来源于《通信技术》期刊2019年11期）
林毅,董妮娅[3]（2019）在《基于FPGA的双二进制Turbo译码器的硬件实现》一文中研究指出针对宽带电力载波通信中采用的双二进制Turbo译码器,给出了一种基于FPGA的并行实现方案。该方案采用无交迭滑动窗的多路并行分块以及流水线结构,以Xilinx的XC7K410T为硬件平台,采用Verilog硬件描述语言来设计实现,给出了不同并行块数的实现结果。当数据块长为520字节时,4次迭代后,数据速率可达200 Mbit/s。测试结果表明,该方案占用资源少、译码速度快、性能指标满足要求,具有较好的应用价值。(本文来源于《微电子学》期刊2019年05期）
刘振田,汪光森,周亮,尹华治,文比强[4]（2019）在《一种具有容错能力的增量式正交译码算法和基于模型的FPGA实现》一文中研究指出针对磁栅或光栅形式的正交编码器译码过程中出现漏计数或错计数等问题,提出了一种具有较强容错能力的新型正交译码机制,并根据基于模型的设计思想将此机制在FPGA中实现,创新式地组合应用几种开发软件,通过Simulink?/Stateflow?/Xilinx?Systerm Generator等工具生成HDL文件、二进制比特流文件,建立了一套基于模型设计的自动化开发流程,相较于传统RTL级开发方式,不需要对硬件描述语言的熟练掌握,避免了人工编辑代码等繁冗复杂的工作。某型永磁同步直线电机控制系统的FPGA板卡测试,验证了该方法的有效性和实用性。(本文来源于《海军工程大学学报》期刊2019年05期）
茅迪[5]（2019）在《一种全并行LDPC译码器及FPGA实现方法》一文中研究指出低密度校验(Low-Density Parity-Check)码作为迄今为止性能接近香农限的前向纠错码(FEC)之一,在无线通信、卫星通信和无线网络技术等领域获得了广泛的应用。随着5G技术的发展,通信系统对传输速率的需求逐渐增加,更高的传输速率对LDPC译码器的吞吐量提出了更高的要求。本文给出了一种全并行LDPC译码器设计,并采用理论分析和仿真结果分析相结合的方法,对LDPC码的并行译码方法进行了研究,给出了全并行译码器的FPGA实现方法。(本文来源于《现代导航》期刊2019年05期）
赵宁[6]（2019）在《应答器上行链路信号解调及译码的实现研究》一文中研究指出随着列车运行速度的提升,其运行密度不断加大,铁路运输对于列车控制系统安全性以及稳定性有着更为严格的要求,分析车载计算机系统中列车与地间传送的信息,可以有效地保障列车运行的安全性。应答器作为一种具有较为显着的高速率、高信息量以及高可靠性特征点式数据传输设备,在铁路系统中广泛应用。实现对应答器译码分析,通过资源共享、流水线等技术手段,可以有效地缩短周期,提升设计的灵活性,具有较为显着的作用与价值。(本文来源于《科技视界》期刊2019年23期）
汪洋[7]（2019）在《BGAN信号译码设计与实现》一文中研究指出深入研究了海事卫星BGAN系统的通信信号的数据帧结构、编码方法,提出了对BGAN信号的译码器设计与译码算法设计。算法基于Log-map算法,通过对解调后的IQ数据,进行软信息计算,turbo迭代译码,CRC校验,实现对BGAN信号的快速译码,并为后续协议层分析提供重要的前提。仿真结果表明,算法能够在较低的信噪比下实现对BGAN信号的快速译码。此外,该算法实时性好、译码性能高,通用性好,能满足实际工程实现的需要。(本文来源于《通信技术》期刊2019年08期）
曾洁,詹明,罗小红,杨超,邓熠[8]（2019）在《一种低存储容量Turbo码译码器结构设计及FPGA实现》一文中研究指出为满足高性能低功耗无线通信的要求,基于反向重算和线性估算的Turbo码译码器结构,通过改变其前向状态度量的存储方式,提出了一种低存储容量的低功耗译码器结构设计方案,并给出了FPGA实现结构。结果表明,与已有的Turbo码译码器结构相比,本设计的译码器结构使存储容量降低了65%,译码性能与Log-MAP算法接近;并且在25 MHz、50 MHz、75 MHz、100 MHz、125 MHz频率下,较传统的译码器结构相比,动态的存储容量功耗均下降50%左右,而总功耗分别降低了4. 97%、 8. 78%、 11. 93%、 14. 18%、 14. 65%。(本文来源于《电子技术应用》期刊2019年07期）
郝晓博[9]（2019）在《LDPC编译码器的实现》一文中研究指出LDPC编码技术是信道编码领域和信息论研究领域的重大成果之一,它具有和Turbo码相似甚至更好的译码性能极限,其译码延时低于Turbo码,而且因其良好的距离特性、较低的译码复杂度以及码长可灵活调整等特点,已经被当下许多通信标准所采用,比如5G-NR标准,802.11an标准,802.11ad标准等。LDPC编码算法和译码算法既要有强的可实现性又要保证设计实现出的编码器和译码器性能、数据吞吐量。本文以802.11ad标准中规定的QC-LDPC为基础,研究和讨论了LDPC编码器和译码器的设计与实现。对于QC-LDPC编码器,本文给出在不改变准循环和稀疏特性的条件下,利用校验矩阵的“部分逆矩阵”来重新安排数据处理流程,在保证同样数据吞吐情况下,该方法设计出的编码器相对于经典直接校验矩阵法可占用更少硬件资源。目前主流LDPC译码器架构主要有传统的最小和算法和新兴的随机计算算法。最小和算法的在译码器硬件面积和布线拥塞度上都具有瓶颈,导致设计出的译码器数据吞吐率很难得到提升;随机计算技术利用单比特随机流的数据表达形式可以克服这些难点,但是其存在译码延时大,而且其变量节点单元输入容易出现锁存状态等问题,影响译码收敛速度。本文设计实现了一种“松弛衰减半随机计算”(Relaxed-Half Stochastic,RHS)译码算法,它吸收了最小和算法与随机计算算法的优点,在硬件利用率和数据吞吐以及译码性能方面都有良好的表现。“松弛衰减半随机计算”的变量节点仍然使用对数BP算法,这一点与最小和算法相同,而在硬件复杂度高的校验节点使用随机比特流来表示数据,利用随机计算降低其设计难度,在译码器变量节点和校验节点之间的互联仍然保持单比特线宽,这使得译码器可以有良好的时序特性;本文在802.11ad标准3/4码率LDPC上做了RHS算法的优化,对某些关键参数进行了仿真和优化,并做了定点数据验证,比较了不同初始化策略下的译码性能,证明了RHS算法在短码LDPC上的有效性;最后在Xilinx的FPGA芯片上实现了全并行的RHS架构LDPC译码器,并做了针对性的优化设计。除此之外,本文还证明了“一步初始化”策略在基于计数器全随机译码算法上的优越性,仿真验证了该架构在802.11ad 3/4码率上的最优参数,并在FPGA上实现了该架构对应的译码器;最后通过比对这些译码算法,证明了RHS架构的优势。(本文来源于《电子科技大学》期刊2019-06-30）
谢天娇,李波,杨懋,闫中江[10]（2019）在《存储紧缩性高速QC-LDPC译码器的FPGA实现》一文中研究指出提出了一种高速部分并行准循环低密度奇偶校验码(quasi-cyclic low density parity check codes,QC-LDPC)译码器架构和该架构下的2种紧缩性存储策略,采用将多个相邻行的硬判决码字和外信息压缩到一个存储单元、硬判决待输出码字信息紧缩性存储及相对应的高速译码器架构,不仅减少了用于硬判决码字的存储块的数量,而且可以便于一个时钟周期内对多个数据同时进行访问并处理,从而提高了译码器的数据处理吞吐量。通过采用Xilinx XC4VLX160 FPGA实现CCSDS标准中的LDPC译码器验证了文中提出的这种紧缩性存储策略及其高速译码器架构可以有效地利用FPGA资源来实现高速译码器,实现结果显示该译码器在布局布线后时钟频率可以工作在250 MHz,译码器采用14次迭代,对应2 Gb/s的译码吞吐量。(本文来源于《西北工业大学学报》期刊2019年03期）
译码实现论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
极化码由于其简洁的线性编码方式和优越的译码性能,被5G移动通信标准中e MBB的控制信道编码所采用,对于其编解码的研究与实现意义重大。针对极化码存在译码延迟大、吞吐量低、硬件消耗量大等问题展开研究,并进行相应的改进。对于译码,对FFT和树结构等现有方案进行对比,在SC和SSC译码算法的基础上进行优化。仿真结果表明,提出的改进硬件结构进一步提高了吞吐量,总延迟平均减小57%,并能够在核心指标LUT和FF上分别减少63.9%和65.7%的硬件消耗,较大地提高了解码性能。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
译码实现论文参考文献
[1].施泓昊,吕建新.一种100Gbit/s/400Gbit/s光网络低时延FEC编译码的FPGA实现[J].光通信研究.2019
[2].夏阁淞,葛万成.极化码译码算法的改进与FPGA实现[J].通信技术.2019
[3].林毅,董妮娅.基于FPGA的双二进制Turbo译码器的硬件实现[J].微电子学.2019
[4].刘振田,汪光森,周亮,尹华治,文比强.一种具有容错能力的增量式正交译码算法和基于模型的FPGA实现[J].海军工程大学学报.2019
[5].茅迪.一种全并行LDPC译码器及FPGA实现方法[J].现代导航.2019
[6].赵宁.应答器上行链路信号解调及译码的实现研究[J].科技视界.2019
[7].汪洋.BGAN信号译码设计与实现[J].通信技术.2019
[8].曾洁,詹明,罗小红,杨超,邓熠.一种低存储容量Turbo码译码器结构设计及FPGA实现[J].电子技术应用.2019
[9].郝晓博.LDPC编译码器的实现[D].电子科技大学.2019
[10].谢天娇,李波,杨懋,闫中江.存储紧缩性高速QC-LDPC译码器的FPGA实现[J].西北工业大学学报.2019
论文知识图
