导读:本文包含了深亚微米设计论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:门控,电压,载流子,加速度计,效应,折迭,评价。
深亚微米设计论文文献综述
沈竞宇[1]（2019）在《深亚微米CMOS集成电路可靠性评价与设计技术研究》一文中研究指出可靠性对几乎所有的集成电路产品来说都是一个重要的要求,尤其是在恶劣环境条件下,电子系统中芯片的可靠性必须达到更高的要求。因此集成电路厂商在设计和制造过程中对各种可靠性问题进行了重点的关注。随着工艺尺寸的不断缩小,互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)材料已经非常接近其本身的物理极限和可靠性极限。在深亚微米级和纳米级工艺节点,可靠性带来的挑战越来越受到人们的重视。基于以上背景,本文以深亚微米CMOS集成电路的可靠性评价和设计技术为研究课题,从CMOS集成电路的各种可靠性问题入手,重点研究了热载流子效应、经时击穿、负偏置温度不稳定性、电迁移和辐射效应的物理模型,失效机理和测试结构。深入分析了65nm CMOS工艺的热载流子效应,经时击穿效应,以及0.13μm工艺的铁电存储器的总剂量辐射效应。具体内容如下:对于工艺可靠性的问题,详细研究了热载流子效应、经时击穿、负偏置温度不稳定性、电迁移四种失效模式的物理模型,失效机理和测试结构。其中,对热载流子效应和经时击穿进行了深入研究。对65nm CMOS工艺的器件的热载流子效应进行了加速寿命试验和寿命预测;对比研究了热载流子对环形栅和条形栅NMOS器件的性能退化的影响;以及分析了冷载流子和热载流子对器件的性能影响的差别和相应的物理机理。同时,对65nm CMOS工艺的栅氧的经时击穿进行了加速寿命试验和寿命预测;对影响MOS器件经时击穿的各种因素进行了特性分析;以及研究了衬底热载流子对栅氧经时击穿的影响。对于器件的辐射效应问题,详细研究了铁电存储器的总剂量辐射效应。开展了全芯片~(60)Coγ射线总剂量效应试验;另外,由于钴源不能单独对铁电阵列和外围各电路模块进行辐照,故开展了局部辐照试验研究,主要包括X射线微束试验和电子加速器铝膜屏蔽试验;深入分析了铁电存储器各电路模块的辐射敏感性和失效机理;对比研究了不同辐射源的差异性和应用特点。基于对深亚微米CMOS集成电路的各种可靠性问题的详细研究,开展了可靠性加固设计研究,包括抗总剂量加固设计研究,抗热载流子退化加固设计研究以及提高栅介质可靠性的方法研究。(本文来源于《电子科技大学》期刊2019-04-01）
于健海,尹亮[2]（2019）在《用于微机械加速度计的亚微米工艺ADC设计》一文中研究指出为了满足高性能微机械加速度计输出数字化的应用需求,基于亚微米工艺提出了一种16位高阶∑Δ模数转换器。采用五阶前馈单比特量化的方法,实现转换器低失真输出。前级积分器采用增益增强折迭共源共栅一级运放结构,提高低频增益,减少前级运放增益非线性对转换器失真的影响。应用积分器输出摆幅优化的方法和开关电容共模反馈电路的方案降低了整体功耗。测试结果表明,当采样频率为8MHz时,小信号输入失真度低于90dB;在低功耗模式下采样频率降低到4MHz,失真度接近90dB。这种高集成大动态范围的五阶前馈∑Δ模数转换器结构实现了16位输出精度,能够满足微机械加速度计的输出信号转换要求。(本文来源于《西安电子科技大学学报》期刊2019年03期）
胡嘉宁,王小勇,阮宁娟,刘晓林,庄绪霞[3]（2019）在《亚微米像元器件在空间应用中的光学系统设计》一文中研究指出图像传感器是空间光学探测系统的核心部件,探测器像元尺寸越小意味着所能分辨的空间频率越高。小像元器件已经不断被应用于空间遥感领域,以捕捉更多信息,分辨更多细节。在相同分辨率要求下,小像元器件有助于降低系统体积和质量。研究分析了亚微米像元器件的特性以及与之匹配的光学系统设计难点。依据亚微米像元器件地面验证相机的指标要求,进行了初始结构的对比研究,设计出一套含折转镜的施密特光学系统,克服了传统施密特光学系统后焦面置于光路中引入较大遮拦的缺点,实现了基于亚微米像元器件的小F数大口径光学系统设计。该光学系统工作于可见光谱段,口径达300mm,F数为1.67,视场角为2.2°×2.2°,结构紧凑,体积小,像质接近衍射极限。公差分析后,全视场全谱段下调制传递函数在奈奎斯特频率357线对/mm处优于0.3。(本文来源于《航天返回与遥感》期刊2019年01期）
卢海涛[4]（2018）在《深亚微米VLSI设计中的信号完整性研究》一文中研究指出信号完整性在集成电路里至关重要,它代表着信号的传输质量,如果电路在信号完整性方面处理不当,可能会给整个集成电路带来功能上的错误,导致最终流片失败。论文正是基于这方面的考虑,对信号完整性问题及处理方法进行了详细的分析。(本文来源于《信息系统工程》期刊2018年08期）
王亚军[5]（2018）在《基于超深亚微米工艺的嵌入式SoC低功耗设计与优化》一文中研究指出采用片上系统(System-on-a-Chip,SoC)技术设计专用硬件平台,成为嵌入式电子芯片发展的必然趋势;受成本、可靠性、能效、市场、电池容量等多方面的影响,低功耗设计成为嵌入式SoC的发展趋势。本文从CPU(Central Processing Unit)核的低功耗优化出发,采用多阈值CMOS(Complementary Metal Oxide Semiconductor)技术,提出了基于层次化处理与分簇约束的静态功耗优化方法、基于关键路径数的静态功耗优化方法。以提升SoC的功效为核心思想,根据系统的应用特征,针对增强型8051CPU核、兼容ARM(Advanced RISC Machines)指令集CPU核,分别设计了两种功耗管理策略。以此为基础,在USB(Universal Serial Bus)设备控制器芯片上进行了流片验证,在传感网SoC芯片上进行了仿真分析。全文的主要研究工作和结果归纳如下。(1)从嵌入式系统的发展趋势出发,阐述了SoC低功耗设计的重要性;接着,基于功耗模型,总结了降低功耗常用的优化手段,重点分析了门控时钟、多电源电压、多阈值CMOS技术及与功耗优化密切相关的时序分析技术。(2)通过分析前人在多阈值CMOS分配算法方面所做的工作,提出了基于层次化处理与分簇约束的方法。该方法基于潜在关键路径数将电路节点划分为多个层次;以同簇处理的方式代替逐节点优化;基于功耗延迟相关性参数处理同簇电路节点。测试结果表明,该方法能自适应时序约束的变化,可减小65%-73%的静态功耗。(3)从时序角度出发,提出了基于关键路径数的方法。该方法首先获取最大静态功耗降低幅度,然后基于关键路径数对时序违反路径进行时序修复。测试结果表明,该方法可降低66%-73%的静态功耗。与基于层次化处理与分簇约束的方法相比,当处理时序违反路径数较多的情况时,该方法具有较好的适应性。(4)针对基于增强型8051CPU核的SoC设计了一种功耗管理策略。分析了采用USB2.0标准协议功耗规范的USB设备在实际应用中可能出现的功耗效率问题。为解决设备消耗不必要功耗的问题,实现外部连接设备控制内部系统工作状态,提出了一种多触发源交互式可自唤醒的功耗管理策略,从系统策略、结构映射、挂起-唤醒机制叁个层面进行了设计。测试结果表明,嵌入在设备中的功耗管理单元表现出较好的功耗效率,当设备从正常工作模式转换为空闲模式时,功耗从168.300 mW降为0.858 mW。所采用的设计降低了整体设计的挂起电流,增强了芯片系统的稳健性。(5)针对基于兼容ARM指令集CPU核的SoC设计了一种功耗管理策略。为合理利用系统资源,为其提供了多种工作模式,在功耗意图(Power Intent)中设计了电源规划,在功耗管理单元中设计了总线接口模块、状态控制引擎模块、唤醒控制模块完成供电网络的控制。接着,为验证电源控制信号时序与工作模式切换的正确性,从交叉编译环境及固件库的配备、能感知电压的仿真环境的建立着手,搭建了统一的软硬件仿真平台。仿真结果表明,所设计的功耗管理单元可实现系统工作模式的正确切换,在深度睡眠模式下可切断大部分模块的供电,在空闲模式下可切断特定模块的供电,返回到正常模式时可正常工作。综上所述,本文所提出的基于层次化处理与分簇约束的方法、基于关键路径数的方法能自适应时序约束的变化,可分别减小65%-73%、66%-73%的静态功耗。与前人的工作相比,该类方法摆脱了对可调参数的依赖,考虑了电路节点的差异与关键性。针对基于增强型8051CPU核的SoC所设计的功耗管理策略可提升系统的功耗效率,空闲模式下功耗可从168.300 mW降至0.858 mW;针对基于兼容ARM指令集CPU核的SoC所设计的功耗管理策略可正确地实现电源网络控制。(本文来源于《江南大学》期刊2018-05-01）
陈鑫宇[6]（2018）在《半导体纳米/亚微米光管理结构的设计及性能研究》一文中研究指出与传统电力相比,光伏发电偏低的性价比限制了其广泛应用。由于其优良的光、电学性能,半导体纳米/亚微米结构的开发与应用有望为实现高性价比光伏器件提供一种可能的解决方案。因此,开发具有高陷光性能、易于低成本规模化实现的半导体纳米/亚微米结构成为相关领域研究的热点。本文提出了半椭球/倒半椭球顶部修饰纳米线阵列结构,并运用时域有限差分法对不同尺寸的纳米线复合结构的光管理性能做了对比分析;鉴于复杂纳米结构相对困难的制备工艺,本文提出了结构更为简单的楔形墙纳米结构,并系统研究了其光学性能。本论文的主要研究内容如下:(1)分别采用砷化镓(gallium arsenide,Ga As)和多晶硅(polycrystalline silicon,poly-Si)两种半导体材料,对半椭球/倒半椭球顶部修饰纳米线结构的光管理机理进行了详细研究,并对其结构尺寸进行了优化。研究发现,顶部修饰物具有极其优异的光散射和减反射能力,使得顶部修饰纳米线结构在有限的有效厚度下具有优异的光吸收能力。相比单纯纳米线,复合纳米线结构的光电流得到了很大的提高。而且,顶部修饰物的高度在很大范围内变化时,复合纳米线结构都能产生较大的光电流,这意味着因工艺原因发生的起伏或偏离对结构光学性能只会造成微弱的影响,进而更容易实现高性价比器件的生产。例如,对周期、直径、高度分别为600、500、2000 nm的Ga As纳米线阵列,引入高度在500-2000 nm范围内的半椭球或倒半椭球修饰物后,在AM 1.5G条件下能将光电流密度从无修饰纳米线的25.7 mA/cm~2提升至29.9-31.2 mA/cm~2(其材料有效厚度仅约840 nm)。进一步研究表明,这种结构即使在斜入射情况下仍具有优异的陷光性能。(2)通过对楔形墙纳米结构不同参数(楔形墙宽度和高度、衬底厚度、光源入射角等)与其光管理性能之间关系的研究发现,在很大的参数范围内,楔形墙结构都具有优异的光吸收性能,而有效厚度相比平面结构减少了很多。例如,对于楔形墙高度、宽度、衬底厚度分别为1000、500、0 nm的Ga As楔形墙结构,其有效厚度仅为500 nm,该结构在AM 1.5G光照条件下能产生29.0 mA/cm~2的光电流密度;在60°大角度斜入射条件下仍能产生12.7 mA/cm~2的光电流密度。基于优异的光管理性能和简单的几何结构,楔行墙纳米结构在高性能低成本的太阳电池或光电传感件中具有很大的应用前景。(本文来源于《兰州大学》期刊2018-05-01）
张志鹏,张超,刘铁锋[7]（2017）在《一款深亚微米射频SoC芯片的后端设计与实现》一文中研究指出随着集成电路的发展,片上系统芯片(SoC)技术广泛应用于多种领域中,越来越多的射频、模拟、存储器模块集成到一块芯片中。SoC芯片后端设计面临尺寸特征小,芯片规模大,物理设计复杂程度高等问题。良好的芯片版图设计是集成电路实现和成功的基础之一。介绍了基于台积电0.18μm ULL低功耗工艺设计的射频SoC电路结构,在此基础上,详细说明了后端版图设计流程与布局规划,重点介绍了时钟模块设计,多时钟电路及复杂时序关系设计的后端布局处理,供电设计以及布线优化方法和技巧,对各类相关芯片的后端设计具有良好的借鉴意义。(本文来源于《微处理机》期刊2017年06期）
王君实[8]（2017）在《深亚微米容错片上网络跨层设计与优化方法研究》一文中研究指出随着集成电路制造工艺和设计方法的发展,集成电路的功能愈加丰富和强大。集成电路已经全面进入片上多核和众核系统时代。片上系统中众多的IP核对片上互联结构提出了更加苛刻的要求。由于带宽和扩展性的限制,传统的总线结构已经成为系统性能进一步提升的瓶颈。片上网络能够提供高带宽和良好的可扩展性,满足片上众核系统对片上互联结构的要求,因此在片上众核系统中得到了广泛应用,并成为片上众核系统的重要标志之一。自从集成电路工艺进入深亚微米时代,集成电路的可靠性问题变得越来越突出。设计者不得不“利用不可靠的器件构建可靠的系统”。片上网络的可靠性与片上系统的性能和可靠性直接相关。片上网络的故障行为将影响IP核间的数据传输,使得系统不能及时和正确地获得所需的数据信息,干扰系统的运行。因此,片上网络的容错设计是伴随片上系统发展的研究热点之一。实现片上网络的容错设计需要在电路中增加相应的电路,引入面积和功耗开销。同时,容错电路与被保护的电路一样存在可靠性威胁,因此容错电路还会引入故障。如何在保证可靠性的情况下,降低容错设计引入的开销是目前可靠性设计研究的趋势。本文在考虑容错电路引入的开销和故障源的背景下,针对深亚微米工艺片上网络的容错设计展开研究。主要目标是在充分保证可靠性的前提下,降低片上网络容错设计引入的面积开销以及性能损失。本文的主要研究内容包括叁个部分:第一,本文对故障诊断和恢复方法的集成进行了研究,提出了一种跨层容错方法的设计模型。不同的故障诊断和恢复方法在保护对象、实施方法以及有效的故障类型方面有很大的区别。因此综合利用不同层次的故障诊断和恢复方法能够发挥他们之间的互补作用,提升片上网络整体的可靠性。本文提出的设计模型重点解决了跨层集成中遇到的叁个问题:故障信息的传递、故障诊断和恢复方法的控制和配置以及故障诊断和恢复方法的调度策略。所以,本文提出的设计模型能够覆盖片上网络的所有模块并且涵盖了片上网络常用的故障诊断和恢复方法。根据实际设计场景的需要,通过删减设计模型中的不必要的、开销过大的故障诊断和恢复方法,可以得到容错设计方案。针对链路故障,本文应用提出的设计模型得到跨层容错方案并对不同的容错方案进行仿真实验。仿真实验证明,设计模型能够提出合理的提升片上网络可靠性的容错方案。第二,本文在考虑了纠错编码引入的故障源的背景下,对片上网络中使用纠错编码的方式进行了探索。在片上网络中,纠错编码单元根据布置方案插入数据通路,对信息进行保护。本文将受到纠错编码保护的数据通路抽象为干扰模型,并提出了路由信息和负载信息通过纠错编码保护的数据通路的可靠性的计算方法。计算方法能够根据路由器、链路、纠错编码单元的故障模型,得到路由信息和负载信息的正确率。随后,本文在典型场景下,对路由信息和负载信息的正确率进行理论计算。理论计算结果显示,增加纠错编码单元的数量并不一定能够持续提高数据传输的可靠性。计算结果还显示:对路由信息和负载信息应当分别应用不同的纠错编码布置方案。路由信息使用路由器到路由器的纠错编码布置方案;负载信息倾向于端到端的纠错编码布置方案,具体选择的编码方案与数据通路的设计、工作环境等因素有关。第叁,本文提出了一种能够明显降低片上网络内建自测试对于系统性能影响的测试策略ESYTest。在片上网络中应用内建自测试能够对电路进行全面和细粒度的故障诊断。但是,内建自测试会将被测电路从网络中隔离出来,破坏网络完整性,降低网络性能。ESYTest通过充分利用网络中的空闲链路和资源,降低BIST对系统性能影响。ESYTest测试策略针对数据通路和控制逻辑提供不同的测试方案。对于数据通路测试,测试向量以数据包的形式在数据通路的空闲时隙注入到网络中。在控制逻辑测试的同时,将数据通路的控制信号锁死,利用容错路由算法使得数据包仍可沿着设定的方法通过被测路由器。在测试过程中,ESYTest保证了所有的IP核仍然能够访问片上网络,从而保持了片上众核系统计算能力完整。同时,通过优化路由器结构、容错路由算法和测试序列,ESYTest还保证了测试过程不会显着降低片上网络的性能,从而保证片上系统的性能不受明显损失。仿真实验的结果表明:ESYTest对片上众核系统的性能的影响可以忽略,因此可以显着提高测试频率,从而提高片上众核系统的可靠性。(本文来源于《电子科技大学》期刊2017-09-15）
韩威力[9]（2017）在《深亚微米CMOS工艺下时间数字转换器的研究与设计》一文中研究指出近几十年来时间数字转换器(TDC)都被用在飞行时间的测量系统中,最近几年随着全数字锁相环研究的兴起,不断提高了对TDC性能的需求。工艺的进步缩短了逻辑门的延时,使得延时链TDC被应用到越来越多的系统中。但是片内的失配限制了 TDC的分辨率和线性度。基于门控环形振荡器(GRO)的过采样TDC可以克服失配的难题,非常适合于宽动态范围和高分辨率的应用。但是,由于漏电流以及电荷分享这类非理想效应的存在,门控振荡器会产生时间斜移误差,时间斜移误差会增加GRO-TDC的带内积分噪声,同时产生死区效应,降低了 TDC的性能。本文提出了一种利用时间斜移整形技术的2-0级联结构的基于门控振荡器的△∑时间数字转换器。提出的TDC包含一个环形数字时间转换器和一个基于时域加法器的时间寄存器。数字时间转换器通过与GRO-TDC共享量化器从而无需校准并且降低了功耗。通过将GRO量化器的输出分割为MSB和LSB两部分,环形数字时间转换器的精度要求被进一步降低。利用该时间斜移整形技术,GRO的时间斜移误差被一阶整形,同时死区效应被消除。与此同时,实现了量化噪声的二阶整形。该项技术易于在宽带和低功耗方面得到应用。另一方面,我们提出了一种利用电荷泵和逐次逼近性模数转换器(SAR-ADC)的TDC。根据这种结构,我们可以通过提高电荷泵的电流和减小采样电容来提高TDC的分辨率。因此不再存在延时链TDC那样的分辨率限制。我们利用SAR-ADC基于它紧凑的结构,较好的可扩展性,极低的功耗,以及较小的面积。该TDC由于较小的面积和功耗,以及皮秒级的分辨率,非常适宜用于全数字锁相环中来实现低的带内相位噪声。(本文来源于《中国科学技术大学》期刊2017-05-01）
蔡兴旺,杨继华,张景林,徐宏妍[10]（2016）在《SEDS技术制备亚微米RDX的喷嘴结构设计》一文中研究指出为了制备粒度分布窄的亚微米黑索今(RDX)球形颗粒,设计出一种适用于超临界流体增强溶液扩散(SEDS)技术的喷嘴。该喷嘴利用气流雾化原理,在结构上采用环缝、微孔湍流区等技术,使CO2流体在喷嘴内高速流动,解决了常规内部混合喷嘴易堵、制备粒度大等问题。经实验验证,在相同工艺条件(温度35℃、压力10MPa、CO2流量15kg·h-1、RDX溶液流量2mL·min-1)下,采用法国SFP2超临界萃取仪原装内混式喷嘴制备出分布区间3~15μm的微米级RDX球形颗粒,制备过程易堵;采用新结构喷嘴(中心孔内径及其壁厚值均为0.1mm、环缝宽度为0.1mm、湍流区长径比为10∶1、压力差为1MPa)制备出的RDX粒度分布区0.1~2μm、平均粒度660nm、粒度形貌好、无团聚的亚微米RDX球形颗粒,制备过程顺畅,解决了易堵问题。(本文来源于《含能材料》期刊2016年07期）
深亚微米设计论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为了满足高性能微机械加速度计输出数字化的应用需求,基于亚微米工艺提出了一种16位高阶∑Δ模数转换器。采用五阶前馈单比特量化的方法,实现转换器低失真输出。前级积分器采用增益增强折迭共源共栅一级运放结构,提高低频增益,减少前级运放增益非线性对转换器失真的影响。应用积分器输出摆幅优化的方法和开关电容共模反馈电路的方案降低了整体功耗。测试结果表明,当采样频率为8MHz时,小信号输入失真度低于90dB;在低功耗模式下采样频率降低到4MHz,失真度接近90dB。这种高集成大动态范围的五阶前馈∑Δ模数转换器结构实现了16位输出精度,能够满足微机械加速度计的输出信号转换要求。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
深亚微米设计论文参考文献
[1].沈竞宇.深亚微米CMOS集成电路可靠性评价与设计技术研究[D].电子科技大学.2019
[2].于健海,尹亮.用于微机械加速度计的亚微米工艺ADC设计[J].西安电子科技大学学报.2019
[3].胡嘉宁,王小勇,阮宁娟,刘晓林,庄绪霞.亚微米像元器件在空间应用中的光学系统设计[J].航天返回与遥感.2019
[4].卢海涛.深亚微米VLSI设计中的信号完整性研究[J].信息系统工程.2018
[5].王亚军.基于超深亚微米工艺的嵌入式SoC低功耗设计与优化[D].江南大学.2018
[6].陈鑫宇.半导体纳米/亚微米光管理结构的设计及性能研究[D].兰州大学.2018
[7].张志鹏,张超,刘铁锋.一款深亚微米射频SoC芯片的后端设计与实现[J].微处理机.2017
[8].王君实.深亚微米容错片上网络跨层设计与优化方法研究[D].电子科技大学.2017
[9].韩威力.深亚微米CMOS工艺下时间数字转换器的研究与设计[D].中国科学技术大学.2017
[10].蔡兴旺,杨继华,张景林,徐宏妍.SEDS技术制备亚微米RDX的喷嘴结构设计[J].含能材料.2016
论文知识图
