导读:本文包含了超深亚微米论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:效应,时钟,剂量,偏差,可编程,载流子,偏压。
超深亚微米论文文献综述
席善学,陆妩,郑齐文,崔江维,魏莹[1]（2019）在《体效应对超深亚微米SOI器件总剂量效应的影响》一文中研究指出研究体偏置效应对超深亚微米绝缘体上硅(SOI,Silicon-on-insulator)器件总剂量效应的影响.在TG偏置下,辐照130nm PD(部分耗尽,partially depleted) SOI NMOSFET(N型金属-氧化物半导体场效应晶体管,n-type Metal-Oxide-Semiconductor Field-Effect Transistor)器件,监测辐照前后在不同体偏压下器件的电学参数.短沟道器件受到总剂量辐照影响更敏感,且宽长比越大,辐射导致的器件损伤亦更大.在辐射一定剂量后,部分耗尽器件将转变为全耗尽器件,并且可以观察到辐射诱导的耦合效应.对于10μm/0.35μm的器件,辐照后出现了明显的阈值电压漂移和大的泄漏电流.辐照前体偏压为负时的转移特性曲线相比于体电压为零时发生了正向漂移.当体电压Vb=-1.1V时部分耗尽器件变为全耗尽器件,|Vb|的继续增加无法导致耗尽区宽度的继续增加,说明体区负偏压已经无法实现耗尽区宽度的调制,因此器件的转移特性曲线也没有出现类似辐照前的正向漂移.(本文来源于《电子学报》期刊2019年05期）
张文华[2]（2018）在《超深亚微米导航SoC芯片的低功耗策略》一文中研究指出作为导航技术发展的主要方向之一,导航SoC芯片的功耗对系统各方面有巨大的影响。本文对SoC芯片的动态功耗、静态功耗和存储器功耗从原理上进行了分析,并从系统级、行为级、RTL级、门级和物理级分别研究了低功耗设计实现技术。(本文来源于《现代导航》期刊2018年03期）
王亚军[3]（2018）在《基于超深亚微米工艺的嵌入式SoC低功耗设计与优化》一文中研究指出采用片上系统(System-on-a-Chip,SoC)技术设计专用硬件平台,成为嵌入式电子芯片发展的必然趋势;受成本、可靠性、能效、市场、电池容量等多方面的影响,低功耗设计成为嵌入式SoC的发展趋势。本文从CPU(Central Processing Unit)核的低功耗优化出发,采用多阈值CMOS(Complementary Metal Oxide Semiconductor)技术,提出了基于层次化处理与分簇约束的静态功耗优化方法、基于关键路径数的静态功耗优化方法。以提升SoC的功效为核心思想,根据系统的应用特征,针对增强型8051CPU核、兼容ARM(Advanced RISC Machines)指令集CPU核,分别设计了两种功耗管理策略。以此为基础,在USB(Universal Serial Bus)设备控制器芯片上进行了流片验证,在传感网SoC芯片上进行了仿真分析。全文的主要研究工作和结果归纳如下。(1)从嵌入式系统的发展趋势出发,阐述了SoC低功耗设计的重要性;接着,基于功耗模型,总结了降低功耗常用的优化手段,重点分析了门控时钟、多电源电压、多阈值CMOS技术及与功耗优化密切相关的时序分析技术。(2)通过分析前人在多阈值CMOS分配算法方面所做的工作,提出了基于层次化处理与分簇约束的方法。该方法基于潜在关键路径数将电路节点划分为多个层次;以同簇处理的方式代替逐节点优化;基于功耗延迟相关性参数处理同簇电路节点。测试结果表明,该方法能自适应时序约束的变化,可减小65%-73%的静态功耗。(3)从时序角度出发,提出了基于关键路径数的方法。该方法首先获取最大静态功耗降低幅度,然后基于关键路径数对时序违反路径进行时序修复。测试结果表明,该方法可降低66%-73%的静态功耗。与基于层次化处理与分簇约束的方法相比,当处理时序违反路径数较多的情况时,该方法具有较好的适应性。(4)针对基于增强型8051CPU核的SoC设计了一种功耗管理策略。分析了采用USB2.0标准协议功耗规范的USB设备在实际应用中可能出现的功耗效率问题。为解决设备消耗不必要功耗的问题,实现外部连接设备控制内部系统工作状态,提出了一种多触发源交互式可自唤醒的功耗管理策略,从系统策略、结构映射、挂起-唤醒机制叁个层面进行了设计。测试结果表明,嵌入在设备中的功耗管理单元表现出较好的功耗效率,当设备从正常工作模式转换为空闲模式时,功耗从168.300 mW降为0.858 mW。所采用的设计降低了整体设计的挂起电流,增强了芯片系统的稳健性。(5)针对基于兼容ARM指令集CPU核的SoC设计了一种功耗管理策略。为合理利用系统资源,为其提供了多种工作模式,在功耗意图(Power Intent)中设计了电源规划,在功耗管理单元中设计了总线接口模块、状态控制引擎模块、唤醒控制模块完成供电网络的控制。接着,为验证电源控制信号时序与工作模式切换的正确性,从交叉编译环境及固件库的配备、能感知电压的仿真环境的建立着手,搭建了统一的软硬件仿真平台。仿真结果表明,所设计的功耗管理单元可实现系统工作模式的正确切换,在深度睡眠模式下可切断大部分模块的供电,在空闲模式下可切断特定模块的供电,返回到正常模式时可正常工作。综上所述,本文所提出的基于层次化处理与分簇约束的方法、基于关键路径数的方法能自适应时序约束的变化,可分别减小65%-73%、66%-73%的静态功耗。与前人的工作相比,该类方法摆脱了对可调参数的依赖,考虑了电路节点的差异与关键性。针对基于增强型8051CPU核的SoC所设计的功耗管理策略可提升系统的功耗效率,空闲模式下功耗可从168.300 mW降至0.858 mW;针对基于兼容ARM指令集CPU核的SoC所设计的功耗管理策略可正确地实现电源网络控制。(本文来源于《江南大学》期刊2018-05-01）
吕江萍,陈超,胡巧云[4]（2017）在《超深亚微米数字集成电路版图验证技术》一文中研究指出在超深亚微米工艺中,数字集成电路版图设计由以前简单的物理验证进入到复杂的版图验证阶段。版图验证包含时序验证、形式验证和物理验证。时序验证进行电压降分析和时序分析,确保时序收敛;形式验证进行两个网表的逻辑等效检查;物理验证进行可制造性、可靠性和设计规则检查,确保版图符合可制造性工艺规则和电路规则。叁种验证技术共同指导并约束着数字集成电路的物理实现,灵活配置相关版图验证技术可进一步加快版图验证的进度。(本文来源于《电子与封装》期刊2017年08期）
郑齐文,崔江维,王汉宁,周航,余徳昭[5]（2016）在《超深亚微米互补金属氧化物半导体器件的剂量率效应》一文中研究指出对0.18μm互补金属氧化物半导体(CMOS)工艺的N型金属氧化物半导体场效应晶体管(NMOSFET)及静态随机存储器(SRAM)开展了不同剂量率下的电离总剂量辐照试验研究.结果表明:在相同累积剂量,SRAM的低剂量率辐照损伤要略大于高剂量率辐照的损伤,并且低剂量率辐照损伤要远大于高剂量率辐照加与低剂量率辐照时间相同的室温退火后的损伤.虽然NMOSFET低剂量率辐照损伤略小于高剂量率辐照损伤,但室温退火后,高剂量率辐照损伤同样要远小于低剂量率辐照损伤.研究结果表明0.18μm CMOS工艺器件的辐射损伤不是时间相关效应.利用数值模拟的方法提出了解释CMOS器件剂量率效应的理论模型.(本文来源于《物理学报》期刊2016年07期）
张磊[6]（2015）在《基于超深亚微米工艺的卫星导航基带SoC电路设计》一文中研究指出GPS全球卫星导航系统作为世界上第一个全天候、实时不间断的卫星导航系统,已经在军民两端实现了充分的应用,不仅改变了战争的形态和进程,并且渗入到了普通人的生活之中。从国家安全战略和自主可控角度出发,我国于1983年第一次提出了建立独立自主的卫星导航系统,并在2000年12月发射了第一颗北斗卫星。到2012年12月,实现了亚太地区的北斗卫星实时、连续的定位、授时以及短报文的服务。目标到2020年,将实现卫星导航信号的全球覆盖。作为整个导航产业技术最为核心的卫星导航基带SoC电路,其成熟程度直接决定着北斗产业的技术基础和经济效益,所以研制适用于市场要求的卫星导航基带SoC电路尤其的迫切和重要。本文通过分析卫星导航信号体制,深入研究了对卫星导航信号的捕获、跟踪、PVT算法,并且基于国内可靠的超深亚微米工艺进行了芯片实现,并基于该款芯片研制出了可批量供货的导航模块。本文从整体的卫星导航产业为切入点,逐步分析了整个导航终端的构成,重点对当前主流的基带处理算法优缺点进行了对比,最终确定了本课题中采用匹配滤波器加相关器的架构来进行卫星信号捕获,叁阶锁相环辅助二阶锁频环来实现卫星信号的稳定跟踪,最终采用最小二乘法结合卡尔曼滤波来实现用户位置的解析。在完成了基带SoC电路搭建之后,进行了FPGA原型验证,之后进行流片设计,选择了合适的工艺进行了芯片的制造,并基于该款基带SoC电路进行了DEMO板的设计及测试。本文在卫星导航基带SoC电路设计中的架构搭建、算法实现、工艺选择等角度的研究成果,可以直接市场化应用推广,具有一定的技术领先性。(本文来源于《西安电子科技大学》期刊2015-09-01）
焦铬,李浪,刘辉,邹祎[7]（2015）在《超深亚微米工艺下基于热量分区的SoC热感知测试调度方法》一文中研究指出在超深亚微米时代,功耗不但直接影响芯片的封装测试成本,而且过高的功耗将导致芯片热量的增加,影响着芯片的可靠性,为了保证芯片测试的热安全,基于热感知的测试调度方法越来越受到重视。综合考虑超深亚微米工艺下,漏电功耗、空闲芯核唤醒功耗、分区开销和热量等约束条件对So C芯片测试的影响,利用迭加原理迅速而准确地计算功耗和热量分布,提出了一种基于热量分区的热感知测试调度方法,避免出现芯片局部过热的现象。在ITC’02基准电路上的实验结果表明,该方法在保证芯片热安全的同时,能有效地减少测试时间。(本文来源于《计算机应用研究》期刊2015年12期）
崔茜[8]（2014）在《超深亚微米工艺下时钟网格的研究与设计》一文中研究指出随着集成电路工艺的不断进步与时钟频率的不断提高，高性能芯片物理设计中片上偏差（On Chip Variation，OCV）的影响越来越大，物理设计对时钟偏差的要求也越来越高，这极大增加了时钟树综合（Clock Tree Synthesis，CTS）的设计难度。在超深亚微米工艺下，传统的时钟树综合技术难以满足高性能芯片的时钟偏差要求。网格型时钟分布结构以其很小的时钟偏差和对OCV不敏感的特性，在高性能芯片的设计中受到广泛关注。本论文对时钟网格（Clock mesh）的设计方法开展深入研究，详细论述了时钟网格的结构、原理与基本设计流程。在基本设计流程的基础上，提出了预处理、网格构建与整体综合叁大设计部分，针对关键的网格构建设计中不易确定的全局网格密度、网格驱动器尺寸及其数目等设计参数，将布线资源极小值点的预估方法与FO4（Fanout of4）原则作为理论依据，提出了一种有效的参数选取方法。该方法基于理论分析，先确定初始值以缩小参数选择范围，然后根据选择范围，选取多种不同参数进行快速时钟网格全流程设计与仿真，得出时钟偏差、插入延时、时钟网络功耗、时钟信号布线资源等各项结果，进行全面对比以选定设计参数，达到具有尽量小的时钟偏差、插入延时与最佳功耗及布线资源占用率等设计目标。基于本论文所提出的时钟网格设计具体流程与参数选取方法，以SMIC65nm工艺下的比特币挖矿芯片BES6501为例进行时钟网格设计验证。BES6501规模为300万门，时钟频率为500MHz，内含128个SHA256散列函数运算单元。采用层次化的方法对该芯片进行数字后端物理设计，使用全局树局部网格的整体时钟分布结构，对SHA256运算单元使用时钟网格设计技术，并与目前最常用的时钟树综合设计后的结果进行对比与分析。时钟综合结果显示，采用时钟网格设计后，由于全局网格的均衡作用以及预驱动树的较少逻辑级数，时钟偏差仅为传统时钟树的2.2%，插入延时为传统时钟树的35%，且在OCV模式下的时序收敛情况与通常使用的最好_最坏（Best case_Worst case，BC_WC）模式下基本相同。与传统时钟树结构相比，总功耗仅增大了6%。本论文通过时钟网格设计实例，验证了时钟网格设计方法的可行性。本论文的研究工作和研究结果为超深亚微米下全流程时钟网格设计提供了很好的参考和借鉴。(本文来源于《北京工业大学》期刊2014-04-01）
雷蕾[9]（2014）在《基于超深亚微米EEPROM的器件结构和工艺实现》一文中研究指出半导体工艺技术随着摩尔定律飞速发展,各种电子设备走入千家万户,极大促进了市场对存储器的需求。尤其电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory,简称EEPROM)因其使用便捷、可靠性高成为近几年发展迅速的存储器技术之一。论文提出了一种带状隧道窗口的浮栅型EEPROM单元在0.13um工艺上的实现方法,这有利于器件微小化、提高器件密度、简化工艺实现,且与传统逻辑工艺兼容。论文主要针对工艺开发方法及其实现过程中碰到的问题加以详细描述。采用带状隧道窗口的电可擦除可编程只读存储器单元结构对浅沟槽隔离的技术要求高,需要对工艺进行精准严格地控制,以及高压MOS管击穿电压的Walkout效应需要通过轻掺杂漏的工艺优化条件来改善场强分布。另外,设计上更要注意器件的安全工作区,避免高压MOS管在高电压下翻转,造成某一瞬间高压MOS管的栅极和漏极同时开启导致的漏电。经过多方案的流片验证,得到大量硅试验数据来综合指导目标器件的物理尺寸和工艺参数的制定,得到优化的电可擦除可编程只读存储器单元结构。最终实现的工艺平台具备优秀的一百万次周期的循环擦写能力和不少于四十年的数据保持能力,提供了一个高性能、低功耗和高可靠性的解决方案,可适用于存储器芯片、智能卡、微控制器MCU等低功耗需求的产品开发。(本文来源于《复旦大学》期刊2014-03-27）
辛维平[10]（2013）在《超深亚微米SoC嵌入式可靠性失效预报技术研究》一文中研究指出半导体技术的飞速发展已经将集成电路技术带到了超深亚微米时代，这使得集成电路性能更好、集成度更高。集成电路从其诞生以来就朝着高性能和高可靠性两个方向不断发展。器件尺寸缩小、电路性能提升的同时，一些传统的可靠性失效机理，如栅氧经时击穿、热载流子注入、电迁移等对电路与器件的影响不但没有减轻，而且一些以前可以忽略的失效机理如，负偏压温度不稳定性，也变得越来越不能忽视了。因此，在一些可靠性要求较高的应用领域，可靠性失效严重威胁着SoC（System on Chip）乃至系统的安全，甚至一块电路的失效都可能会带来重大的损失甚至是灾难性的后果。本研究提出了一种新的SoC可靠性测试与寿命预报技术。针对栅氧经时击穿、热载流子注入、负偏压不稳定性、电迁移失效机理，设计若干种专用于可靠性测试的电路单元，其可作为IP（Intellectual Property）嵌入到主电路之中，具体内容概括如下：（1）首先从可靠性基础理论出发，基于超深亚微米时代可靠性测试遇到的困难，创新性地提出了可靠性预报单元的设计理念；并针对单个失效机理设计单一失效机理的预报实现方案。（2）基于栅介质经时击穿的失效机理、失效模型以及寿命的威布尔分布，提出了栅介质失效监测电路，求出电路设计所需参数的表达式。针对设计的栅氧击穿监测单元电路，基于台积电的0.18μm CMOS工艺设计了监测电路版图，并进行了投片。对获得的监测电路以及用于栅氧经时击穿加速实验的测试电容进行了大量的实验，获得设计所需的参数，对电路以及电路设计方法进行了验证。（3）基于热载流子注入发生的机理，提出了热载流子失效监测电路的设计方案。针对热载流子注入对器件及电路的影响，设计了热载流子注入失效监测电路。基于台积电的0.18μmCMOS工艺设计了热载流子注入失效监测单元电路版图，并进行了投片。对获得的监测电路以及用于加速寿命实验的环形振荡器进行了热载流子加速寿命实验，验证了环形振荡器振荡频率随时间的变化关系，对电路以及电路设计方法进行了验证。（4）基于负偏压温度不稳定性发生的机理，提出了负偏压温度不稳定性失效监测电路的设计方案。针对负偏压温度不稳定性对器件及电路的影响，设计了负偏压温度不稳定性失效监测电路。基于台积电的0.18μm CMOS工艺设计了负偏压温度不稳定性失效监测单元电路版图，并进行了投片。对获得的监测电路以及用于加速寿命实验的金属-氧化物-半导体场效应晶体管（MOSFET：Metal-Oxide-Semiconductor Field Effect Transistors）进行负偏压温度实验，验证了负偏压温度应力时间也符合小数幂指数函数关系，对电路以及电路设计方法进行了验证。（5）基于电迁移发生的机理，提出了电迁移失效监测电路的设计方案。针对电迁移对器件及电路的影响，设计了电迁移失效监测电路。基于台积电的0.18μmCMOS工艺设计电迁移失效监测单元电路版图，并进行投片。对获得的监测电路以及测试金属连线组进行电迁移加速寿命实验，获得相关参数，对电路以及电路设计方法进行了验证。（6）针对可靠性失效监测系统在应用中可能会占用过多输入/输出（I/O：Input/Output）口的问题，设计了联合测试组总线接口电路并进行了仿真。总之，本论文所提出的SoC可靠性测试与寿命预报技术克服了传统可靠性概率统计法分析不能实时反映电路的可靠性状态以及电路可靠性仿真耗时长精度差的缺点。本论文提出的可靠性失效测试系统可嵌入到待测电路中，能实时地反映待测电路的退化状态，具有很好应用价值。(本文来源于《西安电子科技大学》期刊2013-11-01）
超深亚微米论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
作为导航技术发展的主要方向之一,导航SoC芯片的功耗对系统各方面有巨大的影响。本文对SoC芯片的动态功耗、静态功耗和存储器功耗从原理上进行了分析,并从系统级、行为级、RTL级、门级和物理级分别研究了低功耗设计实现技术。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
超深亚微米论文参考文献
[1].席善学,陆妩,郑齐文,崔江维,魏莹.体效应对超深亚微米SOI器件总剂量效应的影响[J].电子学报.2019
[2].张文华.超深亚微米导航SoC芯片的低功耗策略[J].现代导航.2018
[3].王亚军.基于超深亚微米工艺的嵌入式SoC低功耗设计与优化[D].江南大学.2018
[4].吕江萍,陈超,胡巧云.超深亚微米数字集成电路版图验证技术[J].电子与封装.2017
[5].郑齐文,崔江维,王汉宁,周航,余徳昭.超深亚微米互补金属氧化物半导体器件的剂量率效应[J].物理学报.2016
[6].张磊.基于超深亚微米工艺的卫星导航基带SoC电路设计[D].西安电子科技大学.2015
[7].焦铬,李浪,刘辉,邹祎.超深亚微米工艺下基于热量分区的SoC热感知测试调度方法[J].计算机应用研究.2015
[8].崔茜.超深亚微米工艺下时钟网格的研究与设计[D].北京工业大学.2014
[9].雷蕾.基于超深亚微米EEPROM的器件结构和工艺实现[D].复旦大学.2014
[10].辛维平.超深亚微米SoC嵌入式可靠性失效预报技术研究[D].西安电子科技大学.2013
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