导读:本文包含了浮点开方论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:浮点,除法,算法,法学,迭代法,余数,乘法。
浮点开方论文文献综述
邓胜[1]（2017）在《基于UVM的微处理器浮点除法开方单元的验证》一文中研究指出随着科技与信息化的发展与进步,军事、航空、医疗等领域对处理器性能的要求不断提高,使得处理器芯片的复杂度及电路规模越来越大,对应的电路验证难度也大幅增加,如何确保芯片设计的正确性已经成为验证工作中的重要难题之一。在传统的芯片研发过程中,验证工作所耗费的资源和时间超过一半,并在进一步的增加,如何提高验证效率和质量已经成为芯片研发的重要方向。因此,研究搭建自动化程度高、验证完备性好、可重用性强的验证平台对解决当前的验证瓶颈问题具有重要的学术和应用价值。本论文的验证对象是一款基于Power架构的微处理器浮点除法开方运算单元,其性能的高低决定着处理器对数据的运算及处理能力。该运算单元的浮点数据结构遵循IEEE 754标准,并结合Power架构组成特有的128 bit浮点格式,测试空间巨大,数据类型繁多,存在许多难以覆盖的边界,加上指令执行的实现方法、舍入模式及异常处理等都相当复杂,给验证工作带来了巨大的挑战。本文基于UVM验证方法学,搭建了一个128 bit浮点除法开方运算单元的验证平台,并以MDV方法学为指导,采用浮点内建约束算法产生测试激励,在短短的15天内,使功能覆盖率达到99.898152%,实现了验证的收敛。论文通过对IEEE 754标准及浮点除法开方运算单元的研究,根据设计spec制定详细的验证计划,分析测试功能点,建立完备的覆盖率模型,并在此基础上完成了UVM验证平台的搭建。本验证平台将该运算单元12条指令的源操作数、指令译码控制信号、寄存器控制信号分别打包成uvm_sequence_item事务类,建立对应的UVC。随后,运用UVM的virtual sequence机制,将上述3种事务类同步地驱动到DUT和参考模型中进行运算,输出的结果分为128 bit浮点运算结果和寄存器状态信号,分别收集后发送到scoreboard中进行比对。本验证平台使用Cadence公司的incisive工具进行编译仿真,并使用vManager工具进行验证管理,使验证工作能够按期按质、快速、有序地进行,同时将发现的bug分类统计。在验证的回归测试阶段,统计和收集覆盖率,将其反标到验证计划中,并基于Metric进行分析,及时调整验证策略,制定特定的定向测试激励,使最终的覆盖率大大超出95%的预期目标。此外,通过顶层模块的层次化设计及接口信号的分类打包,使得该平台能够较好地复用于其他的浮点运算单元。(本文来源于《西安电子科技大学》期刊2017-06-01）
罗超[2]（2016）在《基于SRT4算法的浮点开方器设计及其验证》一文中研究指出开方运算在图像处理、数值分析等领域越来越不可或缺,同时对提高微处理器的性能有着重要的作用。SRT算法通过数字循环计算得到冗余表示的平方根结果,在这个过程中,无需恢复余数,因此与其它平方根算法相比具有占用面积更少、延时更小等优点,成为微处理器中开方运算的主要实现算法。本文的主要工作是研究SRT算法原理,并在该算法的基础上设计了可计算浮点双精度平方根的开方功能单元,最后完成了对开方单元的验证与综合。具体工作如下:1.研究了 SRT算法的原理。介绍了基数、平方根数字位选择集合及选择常数的选取过程,给出了该算法所需的各个部件的实现原理,包括平方根结果位选择函数,加法项F的产生等。此外,在每次迭代结束时,利用On-the-Fly技术实现将SRT算法得到的冗余形式的平方根结果快速转换成非冗余形式,以降低延时。2.设计了基为4的双精度浮点数的开方运算单元。该运算单元包括加法器、选择逻辑、结果存储逻辑、加法项F的生成等部件。对于双精度浮点数,一次开方运算需要30个时钟周期完成。3.完成了开方单元的功能验证和逻辑综合。利用Cadence公司的NC-Verilog测试了符合IEEE754浮点数标准的功能点并进行随机数验证。利用Synopsys公司的Design Compiler对本设计进行布局布线前的综合。综合结果为:设计的逻辑延迟为300ps,功耗为8.0897mW,所占硬件面积为13273.7μm2。4.学习并掌握数字集成电路的前端设计的全部流程,利用自身在软件工程方面的优势,加深了对硬件描述语言以及相应的软件的认识。验证及综合结果表明,所设计的开方器的性能满足预期目标,实现了双精度浮点数的开方运算功能。(本文来源于《湖南大学》期刊2016-08-08）
何婷婷[3]（2015）在《统一结构的浮点除法和开方运算单元的研究与实现》一文中研究指出在图像处理、科学计算、信号处理等应用中,一般包含大量的浮点运算操作,硬件支持浮点运算在高性能计算机系统、嵌入式系统和移动应用中逐渐成为了关键属性。在过去的发展中,加法和乘法的硬件实现已经越来越高效,而对于除法和其他基本函数如开方的支持仍然滞后。本文分析研究了几种除法和开方的典型硬件实现算法,结合X-DSP的硬件结构,实现了基于Goldschmidt算法的统一浮点除法开方运算单元和基于SRT-8算法的统一浮点除法开方运算单元。分析对比两种实现的优缺点,根据其各自的适用情况选择基于SRT-8算法的设计在X-DSP中实现。论文首先设计实现了基于Goldschmidt算法的统一浮点除法和开方运算单元。通过对查找表算法的分析,运算单元中采用双向查表技术和直接查表技术,分别确定除法和开方的迭代初值。在迭代运算单元增加迭代控制逻辑,实现迭代单元内部乘法器的全流水,提高运算吞吐率。通过复用X-DSP中已有的乘法器大幅度降低设计的硬件开销。实验结果表明,这种实现运算速度快,面积开销小,但是其影响乘法运算性能,并且难以支持4种舍入模式。因此,论文提出了基于SRT-8算法的统一结构的浮点除法和开方运算单元,采用独立的尾数运算单元和规格化单元结构,设计相应的迭代指令和规格化指令,将较长的迭代过程分割,避免了使用长周期指令实现除法和开方时对处理器产生的不利影响。尾数运算单元采用并行结构降低迭代延迟,改进传统的商飞速转换技术,降低其逻辑复杂性。最后根据实验结果分析这种实现的性能和开销。分析比较两种实现,基于Goldschmidt算法实现的运算单元,面积开销小,运算延迟小,运算吞吐率高,适合做高速的运算。基于SRT-8算法的实现,硬件结构规整,不需要复用其他运算单元,迭代过程可以直接得到余数,便于支持浮点的4种舍入模式。X-DSP需要支持4种舍入模式,并且在实际应用中需要处理大量的乘法运算,那么前者对乘法器性能的影响就不可小觑。因此,论文选择基于SRT-8算法设计的统一浮点除法和开方运算单元在X-DSP中实现。(本文来源于《国防科学技术大学》期刊2015-11-01）
王广斌[4]（2014）在《高精度高性能浮点除法、开方单元的研究与设计》一文中研究指出随着集成电路技术的快速发展,芯片集成的密度越来越高,微处理器的浮点运算能力已成为继频率后评价CPU性能的又一重要指标。在设计中通常使用专用部件来做浮点运算,即浮点运算单元(FPU),已逐渐成为现代处理器设计中的必不可少的组成部分。国内外市场上的各种通用处理器几乎都集成有浮点运算单元,但处理精度大多只包括32位单精度和64位双精度,精度并不能满足在高精度计算、图形加速、数字信号处理等领域的应用。除法和开方是浮点基本运算中比较复杂的运算,在设计中通常采用迭代乘的方法实现,而查找表和乘法器宽度会对浮点运算性能有较大的影响。因此,设计高精度高性能的浮点除法、开方单元具有重要的理论价值和实用意义。本文首先对Intel及AMD等浮点协处理器和浮点格式进行了分析,详细研究了IEEE-754标准中规定的浮点格式,分析了浮点除法、开方运算依赖的数学原理及公式,并深入研究了基于牛顿迭代的Goldschmidt算法。对影响浮点运算性能的查找表设计和迭代乘法器宽度做了深入探讨,经过分析研究本文设计采用多表相加的倒数表构造方法和75×75乘法器。之后,详细描述了除法／开方运算单元的整体设计和实现细节。经验证,本文所设计的除法／开方单元可完成高精度的除法和开方运算,且运算周期较短,同时支持32位单精度、64位双精度和80位扩展精度叁种不同的浮点格式。最后,设计的运算单元采用ASIC全定制的电路设计方法,并使用SMIC0.13微米的工艺库进行了综合仿真验证,其工作主频和性能均达到了设计要求,已流片并应用于某领域。(本文来源于《华北电力大学》期刊2014-03-01）
洪琪,赵志伟,何敏[5]（2013）在《高性能浮点除法和开方的设计与实现》一文中研究指出在基于现场可编程门阵列(FPGA)的设计中,低延时、高吞吐量、小面积是3个主要考虑因素。针对以上因素,提出不同基数SRT浮点除法和开方算法,设计基于Virtex-II pro FPGA的可变位宽浮点除法和开方的3种实现方案,包括小面积的迭代实现、低延时的阵列实现和高吞吐量的流水实现。实验结果表明,对于浮点除法和开方算法的流水实现,在综合面积符合要求的基础上,实现频率最高分别可达到180 MHz和200 MHz以上,证明了该实现方案的有效性。(本文来源于《计算机工程》期刊2013年12期）
焦永[6]（2013）在《一种单精度浮点倒数开方运算的硬件实现》一文中研究指出单精度浮点倒数开方运算在GPU设计中经常会用到。实现这种运算一般有两种方法,迭代法和查表法。迭代法要根据精度要求确定迭代次数,只需要很小的存储器保存迭代初值,但需要的运算器数量较多。查表法根据输入的数据直接从ROM中查表得到结果,需要占用的存储资源比较多。该文提出了一种间接查表法实现的浮点倒数开方运算实现方法,将迭代法和直接查表法的优点结合起来。经过理论推导和硬件仿真验证,该算法能够满足单精度浮点数的运算精度。(本文来源于《电脑知识与技术》期刊2013年09期）
王重阳[7]（2011）在《单、双、扩展精度自适应浮点乘、除和开方运算单元的实现》一文中研究指出在当代的处理器设计中,通常使用专用部件来进行浮点计算,即浮点运算单元(FPU)。高精度计算、图形加速、数字信号处理等应用对浮点处理的要求越来越高,因此,FPU也成为当代微处理器中一个重要组成部分。由于集成电路技术的发展,芯片的集成密度大大提高,浮点运算能力成为继频率后评价CPU性能的又一重要指标。浮点运算能力的高低不仅决定了该CPU的性能,而且决定了该CPU的应用领域,如何提高FPU的性能早已成为一个重要的研究课题。本文从浮点格式标准出发,分析了浮点乘、除和开方的运算原理和计算公式,并在深入研究了基于牛顿迭代的Goldschmidt算法之后,设计并实现了高速浮点除法和开方运算单元,并成功的将浮点乘法运算融入其中,实现了乘法器的复用。本文所设计单元,支持单、双、扩叁种浮点精度格式,除法运算分别需要15、19、23个周期,开方运算分别需要19、26、34个周期,乘法运算无论何种精度均只需5周期。在功能上,该单元可以完成浮点乘、除和开方等多种运算。在硬件实现上,该单元采用ASIC的全定制电路设计方法,使用smic 0.13微米的单元库进行仿真验证,最终主频可以达到380MHZ。(本文来源于《华北电力大学（北京）》期刊2011-03-01）
王文广,曹建,陈志敏[8]（2007）在《改进的不恢复余数的浮点开方算法的研究与FPGA实现》一文中研究指出对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分析了他们的优缺点,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路,并分析了仿真和逻辑综合的结果,证明了该算法运算速度较快且占用资源极少的特点。(本文来源于《现代电子技术》期刊2007年16期）
闫江毓[9]（2004）在《浮点除法/开方算法研究与电路设计》一文中研究指出本课题的任务是为 LX-1164 处理器芯片开方浮点处理器(FPU)中的超高速浮点除法/开方运算器(FDIV)。 当前评价一个处理器性能的重要指标之一就是其浮点性能的好坏,而浮点除法单元又 FPU 中的重要部件。本文探讨了当前使用较多的一些浮点除法/开方算法,并在设计中采用了改进的牛顿迭代来计算开方、使用 Goldschmidt 算法来实现除法。 在浮点处理单元的硬件实现上,采用 ASIC 的全定制电路设计方法,使用先进的 EDA(设计工具进行逻辑设计与仿真。完全支持 IEEE 754 标准。在设计上突破传统思想的约束,采用了可重构技术,用相同的硬件来实现浮点除法和开方两种运算。(本文来源于《华北电力大学（北京）》期刊2004-12-20）
夏宏,李笑盈,王攻本[10]（2001）在《浮点开方运算单元的电路设计》一文中研究指出文章提出了一种基于逐位循环开方算法，"四位一开方"的浮点开方运算单元的电路设计方案，使限制周期时间的循环迭代部分的门级数降低到14级。按14级门延时为周期时间计算，完成一个IEEE单、双精度浮点数的开方运算分别需要15和29周期。同时，文章对目前开方运算所采用的两类主要的算法-逐位循环开方算法和牛顿－莱福森迭代开方算法进行了描述，其中包括数的冗余表示等内容。(本文来源于《计算机工程与应用》期刊2001年11期）
浮点开方论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
开方运算在图像处理、数值分析等领域越来越不可或缺,同时对提高微处理器的性能有着重要的作用。SRT算法通过数字循环计算得到冗余表示的平方根结果,在这个过程中,无需恢复余数,因此与其它平方根算法相比具有占用面积更少、延时更小等优点,成为微处理器中开方运算的主要实现算法。本文的主要工作是研究SRT算法原理,并在该算法的基础上设计了可计算浮点双精度平方根的开方功能单元,最后完成了对开方单元的验证与综合。具体工作如下:1.研究了 SRT算法的原理。介绍了基数、平方根数字位选择集合及选择常数的选取过程,给出了该算法所需的各个部件的实现原理,包括平方根结果位选择函数,加法项F的产生等。此外,在每次迭代结束时,利用On-the-Fly技术实现将SRT算法得到的冗余形式的平方根结果快速转换成非冗余形式,以降低延时。2.设计了基为4的双精度浮点数的开方运算单元。该运算单元包括加法器、选择逻辑、结果存储逻辑、加法项F的生成等部件。对于双精度浮点数,一次开方运算需要30个时钟周期完成。3.完成了开方单元的功能验证和逻辑综合。利用Cadence公司的NC-Verilog测试了符合IEEE754浮点数标准的功能点并进行随机数验证。利用Synopsys公司的Design Compiler对本设计进行布局布线前的综合。综合结果为:设计的逻辑延迟为300ps,功耗为8.0897mW,所占硬件面积为13273.7μm2。4.学习并掌握数字集成电路的前端设计的全部流程,利用自身在软件工程方面的优势,加深了对硬件描述语言以及相应的软件的认识。验证及综合结果表明,所设计的开方器的性能满足预期目标,实现了双精度浮点数的开方运算功能。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
浮点开方论文参考文献
[1].邓胜.基于UVM的微处理器浮点除法开方单元的验证[D].西安电子科技大学.2017
[2].罗超.基于SRT4算法的浮点开方器设计及其验证[D].湖南大学.2016
[3].何婷婷.统一结构的浮点除法和开方运算单元的研究与实现[D].国防科学技术大学.2015
[4].王广斌.高精度高性能浮点除法、开方单元的研究与设计[D].华北电力大学.2014
[5].洪琪,赵志伟,何敏.高性能浮点除法和开方的设计与实现[J].计算机工程.2013
[6].焦永.一种单精度浮点倒数开方运算的硬件实现[J].电脑知识与技术.2013
[7].王重阳.单、双、扩展精度自适应浮点乘、除和开方运算单元的实现[D].华北电力大学（北京）.2011
[8].王文广,曹建,陈志敏.改进的不恢复余数的浮点开方算法的研究与FPGA实现[J].现代电子技术.2007
[9].闫江毓.浮点除法/开方算法研究与电路设计[D].华北电力大学（北京）.2004
[10].夏宏,李笑盈,王攻本.浮点开方运算单元的电路设计[J].计算机工程与应用.2001
论文知识图
