一、管理并行存储接口到串行存储接口的过渡（论文文献综述）
刘培东[1]（2021）在《面向嵌入式系统的实时信号通道技术研究》文中研究说明日益增长的高速实时流数据传输需求对系统带宽、时延以及稳定性都带来了很大的挑战,与此同时通用处理器也逐渐成为高性能数据传输领域的瓶颈。针对此现象,本文对高性能实时信号通道技术展开研究,提出并设计了一种面向嵌入式系统的高性能实时数据传输分发系统架构。该系统融合了基于Aurora的模块间串行数据传输和基于万兆以太网TCP/IP卸载引擎技术的处理模块与服务器互联,在高性能实时流数据传输领域具有较好的应用价值。本文从课题关键技术出发,对现场可编程门阵列FPGA、Aurora总线协议,TCP/IP协议栈等技术进行研究,然后结合应用需求分析论证系统总体架构和方案,并依托FPGA平台分别对基于Aurora的高性能串行数据传输和基于TCP/IP卸载引擎的高性能实时数据网络分发两个子系统进行硬件逻辑设计,详细论述了关键模块的设计思路和实现过程。最后验证了系统的功能正确性并对其进行了性能测试。验证和测试结果表明:系统能够保证高性能实时流数据传输的正确性和稳定性,支持4路万兆以太网通道的多并发传输,单路万兆以太网最高实际传输速率可达9.7Gbps,且处理模块CPU占用率低于3%。
张蓝[2]（2020）在《SAS转PCIe接口的固件设计与实现》文中认为SAS（Serial Attached SCSI）接口由于高性能、高扩展性的特点,使得其在企业中的应用早已成熟,拥有自己完整的生态系统,所以仍然是当前服务器主要的存储接口。而5G的发展带来了大量的数据,这导致人们对存储容量的需求大幅上涨,尤其对于企业来说,服务器需要有更大容量的存储设备来支撑这些数据。目前,相同容量的SAS SSD比PCIe SSD价格更昂贵,因而,在本课题的研究中,考虑通过一个中间媒介,达到既能保留拥有更强生态系统的SAS接口,又可降低企业存储成本的目的。具体地,采用华澜微自主研发的PHOENIX LQFP208芯片作为硬件平台,分别连接企业服务器和PCIe SSD,通过使用本文设计的固件控制该芯片工作,实现企业服务器读写PCIe SSD数据的基本目的。正如翻译官一样,本文所设计的固件必须具有识别PCIe、SAS这两种接口协议的功能,然后才能在此基础上,通过设置芯片内部所使用到的模块的相关寄存器,控制内部关键模块协调工作,从而将存储接口为SAS接口的服务器传来的读写任务下达到PCIe SSD中执行。在本固件中,由于使用两个处理器来分别管理SAS目标端和PCIe主机端的事务,因此,设计了分别用于处理SAS和PCIe端事务的两份独立的固件工程。另外,由于SCSI除了读写数据命令,还有其他命令类型,而PCIe端只需要处理读写数据的命令,因此,设计将读写PCIe SSD数据的命令单独存放在一个寄存器中,便于PCIe端直接取出命令,节省查询读写命令所耽误的时间。除此之外,在本固件中还设计将数据与命令存放在不同的存储器中,以便迅速对数据或命令进行处理,减少延迟。本论文在固件设计之前,首先对计算机接口发展背景与现状做了必要的分析,然后介绍了SAS、PCIe接口的概念和工作原理等理论知识。在充分认识和了解这两种接口技术之后,便进入论文的核心部分,即固件设计。在固件设计中,从整体设计到代码的编写进行介绍和分析,并对必要程序流程作了较为详细的解释。完成固件设计后,进入到最终的调试阶段。在调试过程中,一方面采用低速调试的方式,即通用异步收发传输器（Universal Asynchronous Receiver/Transmitter,Uart）串口打印代码中的记号,以便更容易查找代码漏洞,另一方面从部分调试过渡到整体调试,即在调试之初,将负责对SAS端事务和PCIe端事务的固件分别烧录于芯片,进行单独的板上调试验证与优化,调试成功后,再同时将两份固件下载到芯片中,并连接服务器和PCIe SSD,进行整体的调试。实验证明,本课题所设计的固件能够实现基本的读写功能,并具有良好的可靠性和速率。在论文的最后,对研究的内容进行了总结与展望。
董磊[3]（2019）在《某模拟飞控机研制》文中研究指明模拟飞控机是一种应用于某型号雷达系统的测试设备,它在测试与判断雷达系统的运行状态时发挥着决定性的作用。随着雷达系统研制技术的飞速发展,系统测试的接口类型越来越多、传输速度越来越快,对具备多接口测试功能的模拟飞控机设备的需求程度也越来越强烈。并且,雷达系统的测试环境多变且经常出现多场合调度情况,所以在模拟飞控机设备研制工作中还应考虑设备便携、运输方便的需求。本文以雷达系统的实际测试需求为出发点展开研究,研制出了一套多接口、小型化的模拟飞控机设备。本文首先总结了设备的功能和指标需求,并对研制方案进行了讨论,然后按照确定的方案对系统的软硬件进行详细地设计。系统硬件采用多模块化设计将系统分成三个硬件板卡来实现,核心主控板上搭载ZYNQ SoC芯片作为系统主控制器;光纤外设板卡上设计了系统所需的全部外设接口电路,并且考虑到高速信号的完整性将光纤通道接口电路也设计在该板卡中;串行通讯板则包括1553B、RS485、RS422等通讯接口电路。系统软件由固件逻辑和嵌入式软件组成,在固件逻辑中首先在ZYNQ PL上设计了所有通讯方式的数据传输逻辑模块,然后从PS引出两路总线,AXI-Lite总线用于控制各逻辑模块的寄存器,AXI-Stream总线用于传输测试过程中产生的通讯数据;在嵌入式软件中首先对Linux操作系统进行了移植,并设计了设备树文件来描述硬件信息,然后提出了一种通讯协议可配置的应用软件设计方法,根据此方法设计出的应用软件能够通过读取协议表来配置软件界面和数据处理方式,修改协议表即可适用于不同型号的雷达系统。最后,本文对研制的模拟飞控机设备进行了系统地测试,在硬件上测试了板卡电源和外设功能,在软件上测试了协议可配置功能和数据文件存储及共享功能,在软硬件联调中对各通讯方式的接口速率和处理周期进行了测试,各项测试结果均符合设备的性能要求。而且,设备在实际现场联调过程中能够完成对最小5ms通讯周期的实时数据传输、处理、显示和存储等各项工作。
王益民[4]（2019）在《基于Smartfusion2的分布式数据采集传输节点硬件设计》文中认为分布式数据采集系统广泛应用于海上地震检测、气象监测、海洋探测等领域。随着系统规模不断增加,系统采样频率不断升高,数据传输带宽也随之迅速增长。在满足系统低功耗、小型化需求的基础上,提高数据传输带宽,是分布式数据采集系统当前重要的发展趋势之一。为此,本文研究开发了以Smartfusion2系列SOPC为核心的分布式数据采集传输节点。采集传输节点利用SOPC处理器与FPGA相结合的架构优势,通过高速serdes并串转换芯片,扩展2路LVDS传输接口,实现了在一对双绞线缆上最高300Mbps有效数据的稳定传输;在传输链路中加入驱动均衡器提高链路的传输能力,以满足在90m远距离线缆上的传输需求。同时,基于FPGA设计并实现了轻量化的数据传输协议,具有数据传输稳定、实时性好、传输效率高等特点。此外,系统具备采样时钟控制、自检模式切换等功能。本文对采集传输节点进行了硬件测试,包含了节点电源质量,上电时序以及关键信号的测试,重点对系统传输链路眼图进行测试。对FPGA模块进行了仿真及板级调试,验证了系统的整体功能。
陈雅泽[5]（2019）在《基于高速串行传输的存储器接口设计与应用研究》文中研究表明近年来随着信息传输需求的不断增长,高速串行传输技术得到快速发展和广泛应用。鉴于其在传输速率、信号质量、传输信道以及输入输出引脚（I/O）数量方面的优势,高速串行通信正逐步成为现代计算机系统以及芯片间实现数据通信的重要技术手段。然而在目前主存储器的设计中,仍然普遍采用并行数据传输接口,借助更宽的数据接口和更高的时钟频率来提高存储器的访问带宽。这种设计方式直接导致了存储器往往具有较高的I/O引脚开销和功耗,也由于布线难度的增加带来了严峻的信号完整性问题。尽管最新的三维存储器件提出了串行传输的设计方式,但由于其高昂的设计和实现成本使其应用受限于少数高端定制芯片范围内。本文针对传统并行传输的存储器设计需要大量输入输出接口这一问题,提出了基于高速串行传输的存储器接口基础结构设计以取代传统并行接口,大幅减少存储器接口的引脚数量,使得存储器的大容量扩展成为可能,从而有力地支撑了当前大数据应用对海量数据的存储需求。在这一结构设计基础上,本文进一步提出了一种基于高速串行传输的存储器接口应用方式,利用串行传输结构可以有效地减少冗余信息在传输过程中带来的开销这一特点,针对深度神经网络这一典型的大数据应用类型,提出了一种简单有效的图像数据增量编解码设计方法,并将其集成在高速串行存储器接口中,减少了冗余图像信息的传输,提高了传输的有效带宽和效率。本文提出的设计基于传统的二维存储器结构,提出了串行存储器接口的基础结构,并根据串行传输的特点,对其应用进行分析,具有较低的设计和实现开销,为未来高速串行存储器接口的设计提供了有益的参考。本文基于Xilinx FPGA平台,借助先进的高速串行传输模块完成了一种基于高速串行传输的存储器接口的原型实现,并集成了所提出的图像数据增量编解码模块。实验结果表明,利用高速串行传输的存储器接口设计可以使其数据接口引脚数量降低为并行传输接口数量的25%,输入输出管脚功耗比并行传输可以节省18%。在此基础上,进行深度神经网络图像数据编解码传输结果表明,在小幅增加延时和功耗的基础上,增量编码可以实现平均33%的数据压缩率;游程码编码可以实现78%的压缩率,从而有效提升了传输数据的带宽。
何涛[6]（2019）在《安检雷达的信号产生与采集传输系统实现》文中研究指明毫米波成像安检系统具有分辨率高、识别能力强、安全性高、扫描成像速度快以及隐私保护等特点,是未来安检系统的一大趋势。毫米波发射信号的质量、回波信号采集的精准度以及采集数据传输的准确性都将直接或间接地影响最终的成像效果。本文以毫米波成像安检雷达为背景,设计并实现了其信号产生与数据采集传输系统。本文首先分析了毫米波安检雷达的信号产生与数据采集传输系统提出的性能需求和指标,设计了系统的软硬件实现方案,给出了系统结构框图和工作流程,并在设计方案的基础上对系统按照逻辑功能划分为不同模块,进行具体的模块化设计。针对DDS输出信号频率的限制,提出了并行DDS技术生成宽带信号的方案,分析了正弦信号、线性调频信号以及步进频率信号的合成过程,并通过MATLAB验证了信号合成理论的正确性。然后基于FPGA平台,通过高速数模转换器AD9739产生了宽带线性调频信号、步进频率信号以及点频信号;利用高速模数转换器ADS5474实现了回波信号的采集;分析了AXI4协议的实现逻辑,基于Verilog语言实现了流数据到AXI4数据的转换,设计了DDR3读写控制逻辑,并通过AXI4接口将采集数据缓存到DDR3存储器。之后实现了DMA控制器,控制数据通过PCIE3.0接口从DDR3存储器上传至上位机内存。采用8块固态硬盘以RAID0的方式组建磁盘阵列作为存储方案,解决了磁盘读写速度低于数据采集速度的问题。最后对系统进行功能测试,先对各模块进行单独的功能测试,然后进行系统联调,分析通过PCIE上传到上位机的采集数据,验证了数据的完整性与准确性,证明了本文所实现系统的可靠性。经测试,本系统能按照预定的指标产生稳定的宽带信号,所采集的波形没有毛刺,所实现的PCIE3.0数据传输接口速率可达到4.5GB/s,满足系统的要求,并可应用于大多数高速采集传输场景中。
陈一波[7]（2017）在《高速光纤数据采集与传输系统关键技术研究》文中研究指明随着雷达测试、遥感卫星、网络系统通信等领域系统数据带宽不断增大,相应的数据传输系统要求越来越高,只有具备高速数据采集与传输能力,才能实现庞大的数据流交互,满足相关领域对高速数据获取能力的需求。为此,本课题开展了10Gbps级高速数据采集与传输系统相关技术的研究。本文主要研究高速光纤数据采集与传输系统相关技术,包括光纤通信理论研究,计算机通信总线协议分析,高速大容量缓存电路设计,以及测试系统集成解决方案分析,具体工作包括以下几个方面:（1）利用SFP光模块设计具备10Gbps级通信能力的高速光纤数据收发硬件电路,通过Xilinx公司Aurora IP核结合FPGA内部逻辑实现基于Aurora协议的10Gbps级光纤通信控制器,并对光纤接口通信能力进行测试;（2）研究标准系统总线PCI-Express 2.1通信协议,利用Xilinx公司PCI-Express2.1IP核,设计基于DMA数据传送模式的PCI-Express通信引擎,并与上位机软件配合实现计算机与硬件功能卡交互;（3）针对高速数据采集系统常见的缓存容量不足问题,设计了一个高速容量可扩展缓存电路,最大支持容量扩展至8GB,最大工作频率1600MHz,并利用FPGA内部逻辑设计了缓存电路控制器,实现数据高速缓存。最后充分调研测试测量行业先进测试理论成果,制定了完整测试方案,搭建了系统测试平台,通过时域和频域分析验证系统功能,利用上位机测速软件进行数据速率测试。测试结果表明本课题设计的高速光纤数据采集与传输系统能够进行高速数据采集与传输,系统最大数据传输能力达到10Gbps,满足目前大多数测试领域对高速数据采集与传输的需求,具有很强的实用性。
郭振华[8]（2016）在《可重构编译中循环流水优化技术研究》文中进行了进一步梳理随着半导体技术的发展,基于时间-空间多维计算方式的可重构计算体系结构,突破了冯.诺依曼结构的局限性,兼具专用集成电路芯片ASIC高效性与通用处理器灵活性的可重构计算在高性能计算、数字信号处理、网络信息安全等重要领域中被广泛应用,在商业上和技术上存在的潜在价值逐渐被人们重视,成为另一种主流计算方式。对于通用计算领域来说,基于GPP+FPGA异构架构的可重构计算架构在能耗、存储、性能等多方面均优于传统架构的通用处理器,这使得可重构计算成为未来新型计算的一个重要研究方向。由于面向通用计算领域的可重构计算相关研究均处于起步阶段,虽然已经取得了很多研究成果,但仍存在很多问题亟需深入研究。影响可重构计算系统实际推广效果的一个重要因素是相关软件生态系统不成熟,同时不受半导体制造工艺和相关硬件技术的限制,使得面向可重构计算系统的可重构编译器相关技术成为目前世界范围内的研究重点与热点。通过对可重构计算系统实现通用计算领域中应用程序硬件加速的过程进行分析,改善可重构编译器实现应用程序中循环结构到可重构计算系统平台并行流水硬件加速单元的自动映射技术成为当前该领域关注的课题。在前人工作的基础上,本文主要针对循环程序中的运算单元、控制单元、存储单元三个主要功能模块的自动映射及优化技术展开深入研究,具体研究内容如下:（1）在现有可重构编译器实现循环程序到流水执行的运算单元自动映射过程中,往往采用流水线直接划分方法,没有考虑基本运算指令在FPGA上执行时真实的硬件延时特性,导致流水线划分结果不优。针对这种情况,本文设计了一种基于硬件延时特性的流水线自动划分算法。结合循环程序在FPGA上运行时基本运算指令的硬件延时特性,建立基本指令硬件延时特征库,并以基本运算指令延时为权值,进行流水线合并和优化,实现流水线的自动划分。实验结果表明,该算法能够有效降低流水线划分段数,从而减少了因流水线划分所导致的硬件资源开销,同时降低了运算单元单次迭代执行时的时钟周期个数。（2）在现有可重构编译器中,循环程序流水执行时迭代间启动间距均采用制导语句指令方式控制,但是该方式只能生成固定的迭代间启动间距信息,不能充分提高循环程序流水执行性能,同时限制了可重构编译器的自动化水平。针对该问题,本文设计了一种循环流水迭代间启动间距自动分析及优化方法。通过建立循环流水迭代间启动间距信息模型,采用循环流水迭代间非固定启动间距控制策略,完成循环流水迭代间启动间距的自动分析,同时采用流水线调度技术对迭代间启动间距进行优化。实验结果表明,本文所设计的循环流水迭代间非固定启动间距控制策略,能够有效减少循环程序流水执行时迭代间等待延时时间,同时采用自动分析算法能够有效提高可重构编译器的自动化水平。（3）在可重构计算系统中目前已经存在很多并行存储结构的研究成果,为了提高数据访问的并行性和重用性,往往采用空间换时间的策略,但是,在资源开销与性能方面均有提高的空间。针对这种情况,本文设计了一种参数化并行存储结构自动映射方法。针对类仿射型数组下标应用,设计一种参数化并行存储体系结构,通过自动生成算法构建循环程序的访存数据依赖图,并进行并行存储结构模板的参数计算,在可重构编译器中实现并行存储体系结构的自动映射生成。实验结果表明,该存储体系结构能够充分挖掘循环中的数据并行性和重用性,与现有方案相比,能够在占用较少硬件资源的情况下,提升循环程序流水执行的性能。最后,本文结合上述研究内容,分别将基于硬件延时特性的流水线自动划分算法、循环流水迭代间启动间距自动分析及优化方法、参数化并行存储结构自动映射方法等技术应用在循环程序运算单元、控制单元、存储单元的自动生成过程中,构建一种面向可重构编译器的循环流水自动映射框架。实验结果表明,本文方法在提高可重构编译器自动化水平的同时,能够有效提高循环程序在可重构计算系统中流水执行的性能,具有一定的可行性。
杨佳朋[9]（2013）在《SATA控制器的设计与FPGA验证》文中提出随着集成电路性能的提高和网络技术的发展,数据规模空前膨胀,海量存储逐渐成为研究的重要课题。以计算机的硬盘为例,处理器的工作频率不断加快,并行接口（PATA）的信号之间干扰日益加剧,无法再满足时代的需要。串行传输应运而生,Serial ATA接口管脚少,传输速率快,设置多重数据纠错模式,支持热插拔特性,刚一出世便成为硬盘存储业的新宠。但该产品的关键技术大都集中在国外的垄断公司手中,国内主要对其分析修改,二次开发。鉴于SATA控制器市场空白,本文以此为切入点,设计面向FPGA的SATA主机控制器,旨在快捷便利地存储数据。SATA标准为国外发布的协议,本文详细剖析了SATA1.0版本,深刻理解串行传输的层次架构,自上而下为命令层、传输层、链路层和物理层。设计采用FPGA自顶向下的模块化理念,以协议内容为框架,最大限度地发挥FPGA并行优势,命令层由FPGA的嵌入式处理器MicroBlaze来实现,主要完成硬盘的参数配置和读写命令。下面三层为设计重点,中间传输层和链路层主要完成帧的封装,帧的发送、暂停、结束控制,帧的解析和校验。按功能分为控制模块和数据通路,前者用VHDL描述为多个状态机协同控制实现,后者调用存储IP核FIFO保存数据,利用CRC和扰码校验双重数据纠错。最底层物理层包括高速串行收发器、OOB信号控制模块和速率协调模块。高速串行收发器对应协议中的模拟前端,可根据需求灵活配置8B/10B编解码,串并转换,COMMA字符检测,时钟修正,预加重和线性均衡等选项。OOB控制模块和速率协调模块能够自动识别硬盘的传输速率,实现了1.5Gbps/3.0Gbps自动切换的串行传输通路。整个设计使用Xilinx公司的ISE软件完成,各个模块附有仿真图和结果分析。系统验证采用Virtex-5开发板,把SATA控制器封装成IP核挂在PLB总线上,由处理器MicroBlaze设置硬盘命令,通过PLB,总线调配SATA控制器IP核对硬盘进行读写测试,结果符合协议要求。整个SATA控制器在FPGA上实现,集成度强、可移植性高,具有很好的工程和市场价值,在计算机存储领域具有重要意义。
申济菘[10]（2013）在《SATA IP的设计与优化》文中认为并行总线PATA由提出至今已经有快30年的历史,如今它的缺陷已经严重阻碍了存储性能的进一步发展,目前已经被SATA总线所取代。SATA作为新一代的硬盘接口协议,已经发展到了第三代,传输速率从第一代的150MB/s已经发展到了600MB/s,并且采用的是点对点数据传输,内置纠错校验单元,支持热插拔,能够支持RAID模式等。SATA在存储领域已经被广泛使用,目前国际上只有2家公司会提供付费的高性能SATA IP,国内尚无对于SATA IP的开发,因此设计面向FPGA应用的SATA IP具有重要意义。本论文对SATA协议整体进行了详细的分析,分析了SATA软核构建的层次结构。将设备端的软核层次划分成应用层、传输层、链路层和物理层四个层次；在此基础上着重阐述协议物理层次的设计,通过Groundhog实现SATA协议中的链接层、传输层和命令层。介绍了SATA协议的NCQ功能,并且对基于FPGA的SATA IP进行了优化设计和测试,通过数据对比表明优化方式的优越性。论文主要致力于实现目前主流的SATA协议的基础上,通过排队序列的算法使SATA IP的读取速率平均提高了50%～140%,同时减少了功耗和硬盘的损耗。
二、管理并行存储接口到串行存储接口的过渡（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、管理并行存储接口到串行存储接口的过渡（论文提纲范文）
（1）面向嵌入式系统的实时信号通道技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究的背景与意义 |
| 1.2 国内外研究现状分析 |
| 1.2.1 高速串行总线通信 |
| 1.2.2 万兆以太网 |
| 1.2.3 TCP/IP卸载引擎技术 |
| 1.3 本文要点及组织结构 |
| 2 课题相关技术概述 |
| 2.1 现场可编程门阵列 |
| 2.2 Aurora总线协议 |
| 2.3 TCP/IP协议栈 |
| 2.3.1 网际协议IP |
| 2.3.2 传输控制协议TCP |
| 2.4 AXI4 总线 |
| 2.4.1 AXI4 的类别及特点 |
| 2.4.2 AXI4 的架构和机制 |
| 2.4.3 AXI4 的结构互联 |
| 2.5 本章小结 |
| 3 系统总体方案 |
| 3.1 系统总体方案分析与论证 |
| 3.2 系统总体方案设计与架构 |
| 3.2.1 模块互联接口 |
| 3.2.2 时钟域划分 |
| 3.2.3 带宽评估 |
| 3.3 本章小结 |
| 4 基于Aurora的高性能串行数据传输系统 |
| 4.1 总体方案概述 |
| 4.2 逻辑功能模块设计 |
| 4.2.1 数据打包模块 |
| 4.2.2 数据仲裁模块 |
| 4.2.3 Aurora模块 |
| 4.2.4 数据拆包解析模块 |
| 4.2.5 DDR缓存模块 |
| 4.3 本章小结 |
| 5 基于TOE的高性能实时数据网络分发系统 |
| 5.1 总体方案概述 |
| 5.2 TCP/IP卸载引擎子系统设计 |
| 5.2.1 TCP传输层 |
| 5.2.2 IP网络层 |
| 5.2.3 万兆以太网子系统 |
| 5.3 数据流调度与分发 |
| 5.4 系统软件相关工作 |
| 5.5 本章小结 |
| 6 验证及测试 |
| 6.1 系统验证 |
| 6.1.1 基于Aurora的串行传输子系统验证 |
| 6.1.2 TCP/IP卸载引擎子系统验证 |
| 6.2 功能测试 |
| 6.2.1 ARP请求 |
| 6.2.2 TCP建立连接 |
| 6.2.3 Aurora收发端链路状况 |
| 6.2.4 数据包正常传输状况 |
| 6.2.5 差错重传恢复 |
| 6.2.6 TCP终止连接 |
| 6.2.7 数据传输全流程 |
| 6.2.8 系统传输正确性测试 |
| 6.3 性能分析 |
| 6.3.1 实际传输速率 |
| 6.3.2 多并发传输 |
| 6.3.3 CPU占用率 |
| 6.4 本章小结 |
| 7 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 作者简历 |
（2）SAS转PCIe接口的固件设计与实现（论文提纲范文）
| 摘要 |
| ABSTRCT |
| 第1章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本课题研究内容 |
| 1.4 本文组织结构 |
| 第2章 SAS接口分析 |
| 2.1 SAS的概念 |
| 2.2 SAS的特点 |
| 2.3 SAS的层次结构 |
| 2.3.1 SAS的应用层 |
| 2.3.1.1 SSP帧类型及格式 |
| 2.3.1.2 SSP协议常用的交互方式 |
| 2.3.2 SAS的传输层 |
| 2.3.3 SAS的 Port层 |
| 2.3.4 SAS的链路层 |
| 2.3.5 SAS的 PHY层 |
| 2.3.6 SAS的物理层 |
| 2.4 本章小结 |
| 第3章 PCIe接口分析 |
| 3.1 PCIe的概念 |
| 3.2 PCIe的特点 |
| 3.3 PCIe的分层结构 |
| 3.3.1 应用层 |
| 3.3.1.1 NVMe的优点 |
| 3.3.1.2 NMVe命令处理流程 |
| 3.3.1.3 PRP与 SGL |
| 3.3.2 事务层 |
| 3.3.2.1 TLP结构 |
| 3.3.2.2 PCIe的配置空间 |
| 3.3.3 数据链路层 |
| 3.3.4 物理层 |
| 3.4 本章小结 |
| 第4章 固件设计 |
| 4.1 芯片介绍 |
| 4.2 读写设计 |
| 4.2.1 模块功能设计 |
| 4.2.2 读设计 |
| 4.2.3 写设计 |
| 4.3 规范整理 |
| 4.4 代码编写 |
| 4.4.1 代码组织结构 |
| 4.4.2 代码流程 |
| 4.4.2.1 主函数流程 |
| 4.4.2.2 芯片与服务器的认识 |
| 4.4.2.3 芯片与PCIe SSD的认识 |
| 4.4.2.4 服务器读写PCIe SSD |
| 4.5 本章小结 |
| 第5章 固件验证与优化分析 |
| 5.1 实验平台介绍 |
| 5.1.1 硬件平台 |
| 5.1.2 软件平台 |
| 5.2 调试策略 |
| 5.3 固件测试及分析 |
| 5.3.1 Trace分析 |
| 5.3.2 可靠性测试与分析 |
| 5.3.3 速率测试及分析 |
| 5.3.3.1 SAS转接与未转接的速率对比 |
| 5.3.3.2 优化前与优化后的速率对比 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（3）某模拟飞控机研制（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究的目的和意义 |
| 1.2 模拟飞控机研究及发展现状 |
| 1.2.1 模拟飞控机系统概述 |
| 1.2.2 模拟飞控机设计架构研究现状 |
| 1.2.3 模拟飞控机通讯总线的发展及应用 |
| 1.3 论文主要研究内容及结构 |
| 第2章 模拟飞控机设备总体方案设计 |
| 2.1 系统功能需求和技术指标 |
| 2.1.1 功能需求及分析 |
| 2.1.2 技术指标 |
| 2.2 系统硬件方案设计 |
| 2.2.1 硬件总体结构设计 |
| 2.2.2 硬件板卡方案设计 |
| 2.3 系统软件方案设计 |
| 2.3.1 固件方案设计 |
| 2.3.2 嵌入式软件方案设计 |
| 2.4 本章小结 |
| 第3章 模拟飞控机设备硬件详细设计 |
| 3.1 核心主控板卡选型 |
| 3.1.1 ZYNQ芯片调研和各型号参数对比 |
| 3.1.2 PL逻辑资源需求分析 |
| 3.1.3 DMA通道数量和系统地址需求分析 |
| 3.1.4 ZYNQ核心板选型 |
| 3.2 光纤外设板卡硬件设计 |
| 3.2.1 光纤接口电路设计 |
| 3.2.2 功能外设接口电路设计 |
| 3.2.3 板卡电源电路设计 |
| 3.3 串行通讯板卡硬件设计 |
| 3.3.1 1553B接口电路设计 |
| 3.3.2 RS485 接口电路设计 |
| 3.3.3 RS422 接口电路设计 |
| 3.3.4 RS232 接口电路设计 |
| 3.3.5 板卡电源电路设计 |
| 3.4 硬件结构及壳体设计 |
| 3.5 本章小结 |
| 第4章 模拟飞控机设备软件详细设计 |
| 4.1 软件整体框架概述 |
| 4.2 固件逻辑设计 |
| 4.2.1 系统功能模块逻辑设计 |
| 4.2.2 串行通讯模块逻辑设计 |
| 4.3 嵌入式软件设计 |
| 4.3.1 嵌入式Linux系统移植 |
| 4.3.2 设备树程序设计 |
| 4.3.3 通讯协议可配置方法设计 |
| 4.3.4 嵌入式应用软件设计 |
| 4.4 本章小结 |
| 第5章 系统功能验证及指标测试 |
| 5.1 测试内容概述 |
| 5.2 硬件板卡测试 |
| 5.2.1 板卡电源供电测试 |
| 5.2.2 系统外设功能测试 |
| 5.3 软件功能测试 |
| 5.3.1 协议可配置功能测试 |
| 5.3.2 数据文件存储及共享功能测试 |
| 5.4 多接口通讯功能及指标测试 |
| 5.4.1 光纤通讯测试 |
| 5.4.2 1553B通讯测试 |
| 5.4.3 RS485 通讯测试 |
| 5.4.4 RS422/RS232 通讯测试 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（4）基于Smartfusion2的分布式数据采集传输节点硬件设计（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题的背景与意义 |
| 1.2 相关研究概述 |
| 1.2.1 分布式数据采集系统 |
| 1.2.2 SOPC技术的发展 |
| 1.2.3 SERDES串并转换技术 |
| 1.2.4 LVDS串行链路 |
| 1.3 课题研究内容和文章组织结构 |
| 1.3.1 课题研究内容 |
| 1.3.2 文章组织结构 |
| 2 系统总体设计 |
| 2.1 系统需求分析 |
| 2.1.1 系统高带宽传输需求 |
| 2.1.2 数据采集系统的网络传输协议 |
| 2.1.3 低功耗、小型化设计 |
| 2.2 系统设计概要 |
| 2.3 本章小结 |
| 3 系统采集传输节点硬件设计 |
| 3.1 采集传输节点硬件详细设计 |
| 3.1.1 LVDS接口硬件设计 |
| 3.1.2 传感器采集节点交互接口 |
| 3.1.3 SOPC外围电路设计 |
| 3.2 采集传输节点电源设计 |
| 3.3 采集传输节点PCB设计 |
| 3.3.1 采集传输节点PCB布局及叠层设计 |
| 3.3.2 采集传输节点PCB走线设计及设计结果 |
| 3.4 本章小结 |
| 4 SOPC控制逻辑设计 |
| 4.1 FPGA设计 |
| 4.1.1 时钟管理模块设计 |
| 4.1.2 数据转发模块设计 |
| 4.1.3 物理底层模块设计 |
| 4.1.4 数据存储管理模块设计 |
| 4.1.5 传感器采集节点交互模块设计 |
| 4.2 AHB-Lite总线交互设计 |
| 4.2.1 AHB-Lite总线协议简介 |
| 4.2.2 AHB-Lite总线交互时序 |
| 4.2.3 AHB-Lite主端接口设计 |
| 4.2.4 AHB-Lite从端接口设计 |
| 4.3 M3软件功能设计 |
| 4.3.1 AHB-Lite总线数据格式 |
| 4.3.2 M3主端数据处理流程设计 |
| 4.3.3 M3传输数据格式及命令设计 |
| 4.3.4 M3软件工作流程设计 |
| 4.4 本章小结 |
| 5 系统测试及结果分析 |
| 5.1 硬件平台验证 |
| 5.1.1 电源测试 |
| 5.1.2 时钟及关键信号测试 |
| 5.1.3 传输线路及带宽验证 |
| 5.2 系统整体验证 |
| 5.2.1 系统关键模块仿真测试 |
| 5.2.2 数据传输功能测试 |
| 5.2.3 传输数据带宽测试 |
| 5.2.4 RS485传输功能测试 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简历 |
（5）基于高速串行传输的存储器接口设计与应用研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 存储器技术的发展现状 |
| 1.2.2 高速串行接口发展现状 |
| 1.2.3 高速串行传输应用研究 |
| 1.3 本文的研究目标和主要内容 |
| 1.4 论文的章节安排 |
| 第二章 高速串行传输的存储器接口设计 |
| 2.1 高速串行传输存储器接口结构设计 |
| 2.2 高速串行接口实现评估 |
| 2.2.1 FPGA中高速串行接口简介 |
| 2.2.2 XAUI的分析评估 |
| 2.2.3 Aurora8b/10b的分析评估 |
| 2.2.4 Raw data的分析评估 |
| 2.2.5 综合对比分析与评估 |
| 2.3 高速串行传输的存储器接口硬件结构实现 |
| 2.3.1 FPGA中高速串行收发器接口配置 |
| 2.3.2 FPGA中高速串行收发器初始化配置 |
| 2.3.3 存储器控制器结构 |
| 2.3.4 基于高速串行传输存储器指令设计 |
| 2.4 系统优化设计 |
| 2.4.1 低功耗优化设计 |
| 2.4.2 地址高速串行化设计 |
| 2.5 本章小结 |
| 第三章 基于高速串行存储器的应用 |
| 3.1 深度神经网络典型图像数据分析 |
| 3.1.1 常用图像数据集分析 |
| 3.1.2 常用图像数据集特征统计 |
| 3.2 面向图像编解码设计方法 |
| 3.2.1 常用图像数据编码介绍 |
| 3.2.2 针对图像数据编解码设计 |
| 3.2.3 低延时面积图像编码器实现 |
| 3.2.4 低延时面积图像解码器实现 |
| 3.2.5 编解码器设计扩展性评估 |
| 3.3 面向高速串行传输存储器接口数据编解码器设计 |
| 3.4 本章小结 |
| 第四章 环境搭建与系统验证 |
| 4.1 串行存储器接口设计评估分析 |
| 4.1.1 实现面积评估 |
| 4.1.2 实现延时评估 |
| 4.1.3 实现功耗评估 |
| 4.2 图像编码模块性能分析 |
| 4.3 图像编码传输效率分析 |
| 4.4 本章小结 |
| 第五章 总结和展望 |
| 5.1 主要工作与创新点 |
| 5.2 后续研究工作 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（6）安检雷达的信号产生与采集传输系统实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 毫米波安检成像技术 |
| 1.2.2 数据传输存储技术 |
| 1.3 本文主要工作和章节安排 |
| 2 系统设计方案 |
| 2.1 引言 |
| 2.2 功能需求与技术指标 |
| 2.2.1 功能需求 |
| 2.2.2 技术指标 |
| 2.3 系统方案 |
| 2.4 系统组成部分 |
| 2.5 本章小结 |
| 3 基于并行DDS技术的宽带信号产生 |
| 3.1 引言 |
| 3.2 DDS技术 |
| 3.2.1 DDS原理 |
| 3.2.2 DDS误差分析 |
| 3.2.3 并行DDS信号合成 |
| 3.3 并行DDS产生线性调频信号 |
| 3.3.1 线性调频信号的产生 |
| 3.3.2 MATLAB验证线性调频信号合成过程 |
| 3.4 并行DDS产生步进频率信号 |
| 3.4.1 步进频率信号的产生 |
| 3.4.2 MATLAB验证步进频率信号合成过程 |
| 3.5 本章小结 |
| 4 信号生成与采集模块的软硬件设计与实现 |
| 4.1 引言 |
| 4.2 系统硬件结构 |
| 4.3 时钟模块 |
| 4.4 信号生成模块 |
| 4.4.1 基于FPGA平台的信号生成 |
| 4.4.2 数模转换 |
| 4.5 信号采集模块 |
| 4.6 上位机软件 |
| 4.6.1 PCIE3.0 上位机驱动实现 |
| 4.6.2 基于磁盘阵列的大容量高速存储实现 |
| 4.7 本章小结 |
| 5 基于PCIE3.0 的数据传输模块 |
| 5.1 引言 |
| 5.2 DDR3 存储器的读写控制 |
| 5.2.1 流数据接口到AXI4 接口的转换 |
| 5.2.2 DDR3 读写控制器 |
| 5.3 PCIE3.0 总线接口 |
| 5.4 基于FPGA的 PCIE3.0 接口实现 |
| 5.4.1 PCIE事物层数据包 |
| 5.4.2 配置空间 |
| 5.4.3 基于FPGA实现的DMA控制器 |
| 5.5 本章小结 |
| 6 系统的调试与测试 |
| 6.1 引言 |
| 6.2 信号生成测试 |
| 6.3 信号采集测试 |
| 6.4 PCIE3.0 传输性能测试 |
| 6.5 系统整体性能测试 |
| 6.6 本章小结 |
| 7 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（7）高速光纤数据采集与传输系统关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内发展现状 |
| 1.3 课题研究内容及章节架构 |
| 2 系统指标及通信协议分析 |
| 2.1 系统指标分析 |
| 2.1.1 系统硬件设计原则及指标 |
| 2.1.2 系统硬件指标分析 |
| 2.2 高速串行接口协议概述 |
| 2.2.1 高速串行收发器特性分析 |
| 2.2.2 光纤接口通信协议 |
| 2.2.3 系统总线协议 |
| 2.3 系统设计方案 |
| 2.4 本章小结 |
| 3 高速多通道光纤数据采集与传输系统硬件设计 |
| 3.1 主控系统硬件设计 |
| 3.1.1 系统主控芯片选型 |
| 3.1.2 主控芯片配置电路 |
| 3.1.3 系统电源设计 |
| 3.2 10Gbps级数据采集接口电路硬件设计 |
| 3.2.1 10Gbps级数据采集接口电路方案 |
| 3.2.2 SFP光纤接口硬件电路设计 |
| 3.2.3 SFP光纤接口高速PCB阻抗原则 |
| 3.3 容量可扩展高速缓存电路硬件设计 |
| 3.3.1 容量可扩展高速缓存电路设计方案 |
| 3.3.2 高速缓存设备基本工作原理 |
| 3.3.3 DDR3容量可扩展缓存电路设计 |
| 3.4 PCI-Express总线及背板存储接口电路硬件设计 |
| 3.4.1 PCI-Express总线硬件电路设计方案 |
| 3.4.2 PCI-Express总线电路设计 |
| 3.4.3 背板存储接口电路设计 |
| 3.4.4 高速PCB布板效果测试 |
| 3.5 本章小结 |
| 4 高速多通道光纤数据采集与传输系统控制逻辑设计 |
| 4.1 10Gbps级光纤接口逻辑设计 |
| 4.1.1 Aurora IP核特点与定制 |
| 4.1.2 Aurora IP核控制时序 |
| 4.1.3 光纤接口功能测试 |
| 4.2 容量可扩展高速缓存电路逻辑设计 |
| 4.2.1 MIG IP核特性分析与定制 |
| 4.2.2 DDR3控制器时序控制 |
| 4.2.3 DDR3控制器时序测试 |
| 4.3 PCI-Express总线接口电路逻辑设计 |
| 4.3.1 PCI-Express总线接口IP核特点分析与定制 |
| 4.3.2 PCI-Express总线接口控制逻辑时序 |
| 4.3.3 PCI-Express总线接口功能测试 |
| 4.4 背板存储接口控制逻辑设计 |
| 4.4.1 背板存储接口通信协议 |
| 4.4.2 背板存储接口工作流程 |
| 4.4.3 背板存储接口通信测试 |
| 4.5 本章小结 |
| 5 系统测试及结果分析 |
| 5.1 系统测试平台搭建 |
| 5.2 系统指标测试 |
| 5.2.1 系统采集带宽测试 |
| 5.2.2 系统数据回放测试 |
| 5.2.3 系统信号采集范围测试 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及所取得的研究成果 |
| 致谢 |
（8）可重构编译中循环流水优化技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 可重构计算系统 |
| 1.2.1 可重构计算系统概述 |
| 1.2.2 可重构计算系统的优势 |
| 1.2.3 可重构计算系统研究中存在的问题 |
| 1.3 可重构编译器的研究现状与分析 |
| 1.3.1 可重构编译工具的现状 |
| 1.3.1.1 面向DSL的可重构编译器 |
| 1.3.1.2 面向GPL的可重构编译器 |
| 1.3.2 现有可重构编译器问题分析 |
| 1.4 论文的研究内容 |
| 1.5 论文的组织结构 |
| 第2章 基于硬件延时特性的流水线自动划分算法 |
| 2.1 可重构计算中的流水线技术 |
| 2.2 基于硬件延时特性的流水线划分方法 |
| 2.3 可重构编译器中流水线自动划分算法 |
| 2.3.1 基本指令硬件延时特征库 |
| 2.3.2 基础数据结构 |
| 2.3.3 流水线自动划分算法 |
| 2.4 实验与分析 |
| 2.4.1 实验方案与设置 |
| 2.4.2 实例分析 |
| 2.4.3 实验结果与分析 |
| 2.5 本章小结 |
| 第3章 循环流水迭代间启动间距自动分析及优化 |
| 3.1 循环流水迭代间非固定启动间距控制策略 |
| 3.2 循环流水迭代间启动间距自动分析算法 |
| 3.2.1 循环流水启动间距信息模型 |
| 3.2.2 循环流水迭代间启动间距自动分析算法 |
| 3.2.3 循环流水迭代间启动间距优化方法 |
| 3.3 实验与分析 |
| 3.3.1 实验方案 |
| 3.3.2 理论证明分析结果 |
| 3.3.3 实验结果与分析 |
| 3.4 本章小结 |
| 第4章 参数化并行存储结构自动映射方法 |
| 4.1 类仿射型数组下标应用 |
| 4.2 参数化并行存储结构自动映射方法 |
| 4.2.1 参数化并行存储体系结构 |
| 4.2.2 访存数据依赖图的自动生成算法 |
| 4.2.3 并行存储结构模板参数计算方法 |
| 4.3 实验与分析 |
| 4.3.1 实例分析 |
| 4.3.2 实验方案 |
| 4.3.3 实验结果与分析 |
| 4.4 本章小结 |
| 第5章 面向可重构编译器的循环流水自动映射框架 |
| 5.1 ASCRA编译器介绍 |
| 5.2 循环流水自动映射框架 |
| 5.3 实验与分析 |
| 5.3.1 实验方案 |
| 5.3.2 实验结果与分析 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的论文和取得的科研成果 |
| 致谢 |
（9）SATA控制器的设计与FPGA验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 目录 |
| 第一章 绪论 |
| 1.1 FPGA简介 |
| 1.2.1 硬件资源 |
| 1.2.2 FPGA设计流程 |
| 1.2 串行存储背景及意义 |
| 1.2.1 存储发展 |
| 1.2.2 串行并行比较 |
| 1.3 国内外研究现状 |
| 1.4 论文内容安排 |
| 第二章 协议分析 |
| 2.1 总体架构 |
| 2.2 命令层 |
| 2.2.1 总体功能 |
| 2.2.2 寄存器分析 |
| 2.3 传输层介绍 |
| 2.3.1 总体功能 |
| 2.3.2 消息帧结构 |
| 2.4 链路层 |
| 2.4.1 功能简介 |
| 2.4.2 数据结构 |
| 2.4.3 双重纠错模式 |
| 2.4.4 8b/10编解码 |
| 2.5 物理层 |
| 2.5.1 总体功能 |
| 2.5.2 内部结构 |
| 2.5.3 OOB信号 |
| 2.6 系统方案 |
| 第三章 物理层设计与实现 |
| 3.1 整体架构 |
| 3.2 模拟前端实现 |
| 3.2.1 RocketIO GTP介绍 |
| 3.2.2 设计要点 |
| 3.3 OOB信号实现 |
| 3.3.1 状态机实现 |
| 3.3.2 位宽转换模块 |
| 3.4 速度协调模块实现 |
| 第四章 链路层与传输层设计与实现 |
| 4.1 整体架构 |
| 4.2 传输层设计与实现 |
| 4.2.1 状态机流程 |
| 4.2.2 空闲状态机设计 |
| 4.2.3 PIO模式设计 |
| 4.2.4 DMA模式设计 |
| 4.3 链路层设计与实现 |
| 4.3.1 空闲状态机设计 |
| 4.3.2 发送端设计 |
| 4.3.3 接收端设计 |
| 4.3.4 原语设计 |
| 4.3.5 CRC校验 |
| 4.3.6 扰码设计 |
| 4.4 综合仿真结果 |
| 第五章 系统测试 |
| 5.1 系统整体架构 |
| 5.2 系统测试 |
| 第六章 总结与展望 |
| 参考文献 |
| 致谢 |
| 攻读研究生期间发表的论文 |
（10）SATA IP的设计与优化（论文提纲范文）
| 摘要 |
| Abstract |
| 插图索引 |
| 缩略词说明 |
| 第一章 绪论 |
| 1.1 论文背景 |
| 1.2 论文意义 |
| 1.3 国内外相关研究 |
| 1.4 论文主要工作 |
| 1.5 论文章节安排 |
| 第二章 SATA协议 |
| 2.1 SATA协议概述 |
| 2.2 SATA协议优势 |
| 2.3 SATA协议的前景 |
| 2.4 SATA3.0协议 |
| 2.5 本章小结 |
| 第三章 SATA协议分析 |
| 3.1 SATA协议体系结构 |
| 3.2 SATA物理层 |
| 3.2.1 OOB信号 |
| 3.2.2 设备物理层初始化状态机描述 |
| 3.3 数据链路层 |
| 3.4 传输层 |
| 3.4.1 FIS类型介绍 |
| 3.5 应用层 |
| 3.6 本章小结 |
| 第四章 基于FPGA的SATA IP设计 |
| 4.1 IP整体结构 |
| 4.2 开发板选型 |
| 4.3 物理层设计 |
| 4.3.1 高速串行接口 |
| 4.3.2 OOB控制模块 |
| 4.4 SATA Host IP Core |
| 4.5 软件设计 |
| 4.6 功能测试 |
| 4.7 本章小结 |
| 第五章 SATA IP优化与测试 |
| 5.1 SATA IP优化目的与内容 |
| 5.2 NCQ功能介绍 |
| 5.3 NCQ实现与优化 |
| 5.4 测试和分析 |
| 5.4.1 测试环境 |
| 5.4.2 测试内容与数据分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
| 致谢 |
| 附录1 |
| 附录2 |
四、管理并行存储接口到串行存储接口的过渡（论文参考文献）
- [1]面向嵌入式系统的实时信号通道技术研究[D]. 刘培东. 浙江大学, 2021(01)
- [2]SAS转PCIe接口的固件设计与实现[D]. 张蓝. 杭州电子科技大学, 2020(01)
- [3]某模拟飞控机研制[D]. 董磊. 哈尔滨工业大学, 2019(02)
- [4]基于Smartfusion2的分布式数据采集传输节点硬件设计[D]. 王益民. 浙江大学, 2019(03)
- [5]基于高速串行传输的存储器接口设计与应用研究[D]. 陈雅泽. 上海交通大学, 2019(06)
- [6]安检雷达的信号产生与采集传输系统实现[D]. 何涛. 南京理工大学, 2019(06)
- [7]高速光纤数据采集与传输系统关键技术研究[D]. 陈一波. 中北大学, 2017(08)
- [8]可重构编译中循环流水优化技术研究[D]. 郭振华. 哈尔滨工程大学, 2016(12)
- [9]SATA控制器的设计与FPGA验证[D]. 杨佳朋. 太原理工大学, 2013(03)
- [10]SATA IP的设计与优化[D]. 申济菘. 南京大学, 2013(07)