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摘要：因PFGA在IC设计、信号控制、航空航天、国防等众多领域的应用优势，从上世纪八十年代开始，经历了近四十年的市场发展，FPGA的性能获得了极大的提升，其编程单元从最初的几百个突破到几百万个，其工艺水平也从最初的微米级突破到纳米级。提高FPGA设计性能及提升FPGA设计稳定性成为设计工作中的核心问题，而FPGA性能和稳定性的高低取决于设计时序是否内敛。本文在对FPGA结构及其时钟资源分析的基础上，对FPGA时序分析基础进行研究，并对时序仿真及性能分析展开分析，将为国内FPGA时序收敛分析及仿真研究提供参考。
关键词：FPGA；时序收敛；仿真模型；研究
PFGA即现场可编程逻辑门列阵，其作为专用集成电路资源，介于半定制ASIC和可编程ASIC之间，通过自行配置，能够将门阵列电路优点和可编程电路优点有效的结合，基本解决了PLD应用中集成度地和ASIC编程中灵活度低的问题，具有开发周期短、首发成本低等特点。当前，大多数的FPGA编程特性的实现，是建立在RAM的基础之上，当FPGA通电时，可将设置信息输入FPGA的RAM中，从而使RAM形成设计者的创设逻辑并开始工作；当FPGA断电时，RAM中的设计者信息清空，FPGA可恢复到初始状态，并以此作为重复编程FPGA的运行基础。因PFGA在IC设计、信号控制、航空航天、国防等众多领域的应用优势，从上世纪八十年代开始，经历了近四十年的市场发展，FPGA的性能获得了极大的提升，其编程单元从最初的几百个突破到几百万个，其工艺水平也从最初的微米级突破到纳米级。随着芯片性能的不断提升，FPGA设计也在功能、性能、规模的需求促使下朝更高、更优的方向上不断迈进，这就对从事FPGA设计人员提出了更为严苛的技术要求。提高FPGA设计性能及提升FPGA设计稳定性成为设计工作中的核心问题，而FPGA性能和稳定性的高低取决于设计时序是否内敛。当设计时序可以满足性能和稳定性要求时，可以视为FPGA时序内敛，反之，则被视为时序不收敛。
1.FPGA结构及其时钟资源
1.1FPGA的常见结构
目前，较为常见的FPGA结构往往包括CLB（可编程逻辑块）、PRR（可编程布线互联资源）、IOB（可编程输入/输出模块）三大结构单元，以分别实现电路逻辑编辑、逻辑块连接、信号输入/输出的功能。而随着FPGA芯片技术的不断发展，部分高级芯片上除具有嵌入式RAM、时钟管理模块等常用功能硬核模块组外，还实现了有如ARM等高性能处理器内核的功能整合，以应对不同设计要求的FPGA芯片支持。
1.2FPGA的时钟资源
以XilinxVirtex-5系列的时钟资源为例，FPGA的时钟资源涵盖了全局时钟、区域时钟及时钟管理三大资源，是FPGA芯片的核心资源和重要指标。其在一定程度上，将直接影响到芯片内部的时钟质量，对FPGA的性能和稳定性有着直接的关联。
1.2.1FPGA的全局时钟资源
FPGA的全局时钟资源采用全铜或合金工艺实现的全局布线资源，作为芯片内部的专用互联时钟网络，可以有效覆盖FPGA芯片内部的各种资源。全局时钟资源可以降低时钟偏斜、占空比失真，提高抖动容限，最大限度地提高FPGA芯片内部的时钟质量，可为FPGA芯片内部提供可靠钟控，以支持时序逻辑资源，保障相同时延内，时钟信号可有效到达各逻辑单元。
1.2.2FPGA的区域时钟资源
FPGA的区域时钟资源相对于FPGA的全局时钟资源而言，其实独立于全局时钟资源之外的独立专用时钟网络。其主要包括：ClockcapableI/O、BUFR（区域时钟缓冲器）、BUFIO（I/O时钟缓冲器）、区域时钟网络四大部分组成。区域时钟资源的驱动范围较小且仅限于周围的3个时钟区域，I/O时钟资源通过驱动自身所在的I/O区域，为高速数据接口设计提供支持。
1.2.3FPGA的时钟管理资源
FPGA的时钟管理资源是实现芯片高性能时钟控制的核心单元，XilinxVirtex-5系列的FPGA的时钟管理资源主要由CMT（时钟管理模块）构成，而单位CMT模块内又由PLL（锁相环模块）和DCM（时钟管理器模块）组成，通常每个CMT内的DCM数量为2个，PLL的数量为1个。
2.FPGA时序分析基础
从逻辑功能上区分，数字电路可以分为时序逻辑电路和组合逻辑电路两大类。而FPGA的时序设计通常既含有时序逻辑电路，又含有组合逻辑电路。通常将前者称为有记忆电路，其在任意时刻的输入不单单取决于当下时刻的输入，也与之前的电路输入或电路状态有关；而后者被称为无记忆电路，其任意时刻的输入仅与当前的时刻输入有关，不与之前的电路输入或电路状态有关。而在此基础上的时序分析便成为FPGA设计的关键点，时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，通过对触发器的建立时间与保持时间的分析与优化来满足时序要求。同时，兼顾FPGA设计的性能和可靠性。
3.时序仿真及性能分析
时序仿真在一定意义上被称之为后仿真，是在FPGA设计形成最终网表时，对FPGA芯片控制器进行的时序仿真实验。其一般位于FPGA设计的综合、映射、布线等设计流程之后。通过网表仿真工具，合理搭建仿真环境，对所选用的FPGA的网表进行有效的时序标注，最终在仿真波形中将网表的时序信息显现。整个仿真过程的搭建一般建立在Modelsim仿真软件的应用基础之上，控制器的代码是在ISE平台下所形成的时序仿真网表，最后通过编写sim.do文件（Modelsim脚本文件）实现控制时序仿真网表与仿真模型的连接。
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