张弘[1]2004年在《面向系统芯片测试的设计优化技术研究》文中进行了进一步梳理本文针对面向SOC测试中的BIST设计功耗与时间优化、测试访问结构和核测试包封结构优化以及高层次可测性设计优化等问题，进行了深入研究，在现有面向测试设计的基础上，提出了一系列解决这些问题的有效方法。这些问题都是近年来基于IP核结构SOC测试中的研究热点，也是本文的研究重点。 由于SOC采用了基于IP核的设计方法，出于保密和复用设计的考虑，一般无法或不容易详细了解IP核内部的具体电路实现。而BIST结构内建了测试码生成器与测试响应分析器，可以在模块内部完成测试，并且基于随机测试码产生器的BIST结构简单，容易实现，因此采用BIST测试结构是比较好的选择。但BIST测试结构有这样一些缺点：采用随机测试时，测试长度过长；对某些随机测试难测的故障，不容易达到满意的故障覆盖率；由于随机测试矢量之间的相关性不强，使电路测试时的状态转换频繁，产生过高的测试功耗等。 针对随机BIST测试的缺点，本文提出采用多加权集随机测试码生成与基于状态转移概率计算的加权值选择算法优化BIST设计。基于多加权集的BIST测试对于随机矢量难测故障非常有效，因而能减少测试长度，节约测试时间。在此基础上，再对生成的加权集进行选择可以有效地优化BIST连续测试矢量的相关性，使得测试功耗得以进一步优化。 此外，本文还研究了在SOC中的多个BIST的测试调度过程，提出了基于多相时钟的BIST测试调度算法，将各BIST模块合理分配到测试时钟的多个相位上。算法同时考虑了测试功耗的约束条件，通过遗传算法优化BIST测试调度过程，使得总测试时间能得到整体上的优化。 在SOC中应用IEEE P1500测试设计规范以及其它类似的测试设计技术，确定核测试包封设计、测试控制机制以及测试访问机制，实现测试结构框架的方法已经被普遍采用。在这种框架结构之下，测试资源的分配和测试调度的优劣将直接影响到SOC整体测试的效率。基于测试总线的测试结构设计包括对各IP核测试总线分配技术、TAM的设计技术以及相应的测试调度，为了能获得最优的测试时间，必须给IP核合理地分配SOC测试总线，并将测试访问机制的设计与IP核测试包封设计统一起来，在测试资源和测试功耗的约束下，在有效的调度算法配合下给出所有IP核的优化测试方案设计。 为此，本文提出了一种改进的SOC测试访问机制与测试包封同时优化的设计方案。在SOC外部测试端口数目的限制下，通过在IP核测试包封设计过程中计算测试效率因子，选择测试时间最少的测试连接方法，从而优化IP核测试包封的扫面向系统芯片测试的设计优化技术研究描链与测试访问机制连接。随后为了满足测试功耗的约束条件，通过实施有效的测试调度，使测试时间最终得到优化。 进一步，本文还利用多目标优化算法对测试结构设计进行优化。这一算法将测试资源与测试时间等作为模型优化的多个目标，对Soc的整体测试结构实施设计优化，通过对测试资源进行合理的分配和相应的测试调度，最终得到全局优化的资源配置以及满足功耗约束的测试时间优化结果。 SOC的设计不断向更高层次的设计方法发展，设计者比以往更加关注系统级、行为级和RTL的设计。高层次可测性设计的研究重点是:从系统角度划分电路及其测试的层次，从更大模块的宏观角度对测试生成和测试结构进行优化设计，尽量减少底层可测性设计与系统设计矛盾所带来的设计反复。本文对高层次可测性设计优化问题进行了探讨，提出了一种基于RTL的BIST设计优化方法，这种方法通过对时序元件的提取，以及时序深度的分析，对电路进行划分，从而生成高层次设计条件下优化的B工ST结构。文中还介绍了发展中的系统级可测性设计优化问题，以期引起进一步的关注。 最后，结合自行设计的视觉处理Soc框架，对其可测性设计部分进行了针对性的讨论和说明。另外，通过对乘法器IP核的可测性设计实例，详细给出了一种具体的通用IP核可测性设计结构。 以上的算法和设计研究，都经过了标准的Benchmark电路或实际电路的模拟验证。实验结果表明，本文所提出的优化算法和测试结构具有一定的先进性和良好的实用价值。关键词:系统芯片，可测性设计，测试优化，测试访问机制，内建自测试
方芳[2]2009年在《基于片上网络的众核芯片关键测试技术研究》文中研究表明众核(Many Core)芯片是由大量(未来将会是成百上千个)的、多种类的芯核,通过片上网络(Network-on-Chip, NoC)的互连方式连接在一起,具备高性能并行处理能力的芯片。这已成为未来芯片的发展趋势。然而,ITRS (International Technology Roadmap for Semiconductors) 2008显示,芯片集成度每年都在大幅增加,但芯片上可用的信号管脚数量却增加缓慢。这样,即使使用目前的各种并行测试方法进行芯片测试,众核芯片测试时间仍将会不可避免的不断延长,导致测试成本的大幅增加。因此,迫切需要研究新型的并行测试方法以应对测试时间过长的难题。测试状态下电路的功耗比正常工作状态下的功耗高很多,当芯片某一区域内的若干芯核并行测试时,如果短时间累积的大量热量无法有效散出,很可能出现该区域过热的情况,形成“热斑”。热斑会使电路静态功耗大幅增加,增大电路总功耗,不但威胁电路稳定性,也给电路带来了较大的噪声,对芯片测试产生不利影响,甚至由于温度过高而损伤部分晶体管。因此,必须控制测试时的热量与温度。本文对众核芯片的并行测试技术进行了研究,提出通过多播技术提高并行测试速度的多播路径测试方法;对并行测试时电路的热斑情况进行了分析,提出了无热斑的并行测试技术。主要工作与创新之处如下:(1)提出了一种用于单核、在晶体管级同时降低动态和静态测试功耗的方法,该方法使用一种新的扫描结构PowerSluice,即通过在扫描链中增加阻隔逻辑电路来降低动态功耗和增加控制单元来降低静态功耗,并通过遗传算法获得合适的控制值。实验结果表明该方法能大大降低扫描测试功耗,同时保持测试的故障覆盖率。特别是PowerSluice增加的面积开销与扫描单元的扇出数量没有固定的比例关系,PowerSluice是目前面积开销最小的结构之一。(2)针对基于NoC互连方式、具有多播路径传输功能的众核系统芯片,提出基于NoC的多播测试技术。它旨在通过多播技术实现片上大量多目标、多份相同测试数据的快速传输,通过片上比较结构配合测试数据(包括测试向量和测试响应)的重用来避免测试响应传出引起的网络阻塞,通过NoC中的虚通道(Virtual Channel, VC)技术,通过多条测试访问路径的并行进一步缩短测试时间。实验结果表明,本方法比串行测试方法至少减少85%的测试时间。随着网络规模的扩大,该方法效果更好。(3)为了解决多播并行测试时测试功耗密度大,容易局部过热的问题,提出一种热量敏感的多播并行测试方法。通过分析多播测试情况下的热量分布情况及其与芯核分布的关系,针对单条多播测试路径与多条测试路径的情况,分别提出了使用步长划分路径分组,实现无热斑的多播测试访问路径优化算法。实验表明,本方法能够有效的避免多播并行测试时的热斑形成。随着众核芯片规模的进一步扩大,该方法的优化空间会进一步增大,由于调度技术而增加的时延开销有望进一步缩小。
王玺[3]2007年在《模数混合信号系统级芯片的测试与可测性设计研究》文中研究表明随着芯片规模的不断扩大,设计和制造过程中所产生的各种问题都导致芯片测试的难度和成本越来越高,传统的测试模型和测试方法显得难以胜任,测试开销急遽增加。在模拟及混合信号电路领域,由于电路形式及处理信号的独特性,测试理论相对落后,测试难度更大。尤其是当前,SOC系统设计和深亚微米工艺都带来了新的问题,测试正逐渐成为设计的瓶颈,研究人员今后要花更多的精力到如何降低测试成本上。基于以上考虑,本文从如何有效提高测试性能、减轻对自动测试设备(ATE)的依赖和要求以及系统级芯片的可测性这一角度来研究模数混合信号系统芯片的测试。首先,根据集成电路通用测试流程,对比分析了混合信号测试流程,在测试模拟、模型的建立、测试算法的生成等方面进行了初步的分析,并且讨论了数模混合信号系统的高层次建模问题,明确了混合信号系统进行高层次可测性综合是解决系统级芯片测试问题的发展方向。然后本文研究了可测性设计的方法,包括针对数字系统以及模数混合信号系统的边界扫描测试、扫描测试和内建自测试等,应用FPGA实现了内建自测试的测试向量发生器、被测内核和特征分析器,仿真结果表明了该方法的正确有效和快速性。接着以Sigma Delta A/D转换器为例,介绍了模数混合信号测试的方法和可测性设计,在分析了Sigma Delta调制器的各个参数噪声模型的基础上,提出了一个更为一般的噪声模型,仿真结果证明,提出的模型可以得到比原来模型更为精确的结果。之后分析了混合信号的BIST结构,所改进的基于Sigma Delta调制的信号发生器,不仅可以产生精确的模拟激励信号,而且可以并发产生数字的参考信号,节省了电路开销。最后还介绍了SOC测试核的研究和智能集成电路及PCB测试仪器的软硬件设计。总之,低测试代价和高故障覆盖率的混合信号芯片的可测性设计方法将是系统级芯片进一步发展的要求和保障。
赵建武[4]2009年在《片上网络系统可测试性设计及测试技术研究》文中提出片上网络是一种新的片上互连结构,使用片上网络作为片上互连结构的微系统芯片称为片上网络系统。任何新的集成电路设计技术只有在它的测试方法发展完善后才能被广泛使用,对片上网络系统的测试正面临着巨大的挑战,迫切需要研究有效的测试方法和技术。本文深入研究了面向测试的、片上网络的结构和通信协议中的关键技术。深入研究了满足片上网络系统测试需求的、优化测试时间和芯片面积开销的、片上网络系统的可测试性设计和测试技术。本文的主要内容包括：1.片上网络模型和片上网络测试仿真平台的研究。目前,学术界和业界还没有形成统一的片上网络结构体系,还没有对不同的片上网络系统测试方法和技术进行评估及比较的“片上网络测试基准结构”,这使得片上网络系统的测试研究工作面临着诸多困难。本文从片上网络系统测试需求出发,研究了片上网络的结构和通信协议,提出了支持片上网络及其内嵌芯核测试的路由器和网络适配器的可测试性结构,建立了一种通用的、在FPGA中可综合实现的片上网络模型和片上网络仿真测试平台。2.片上网络的路由器和FIFOs的可测试性设计和测试技术研究。(1)研究了使用专用测试总线存取结构、与IEEE 1500测试壳结构兼容的片上网络路由器的测试技术。对测试响应数据进行空间和时间压缩所引起的信息丢失,本文从线性和非线性以及空间和时间等不同方面研究了测试响应压缩的混迭问题。研究了使用非对称分布差错模型,通过构造一个双输入虚拟的测试响应时间压缩器,对于任意测试输入序列长度,可准确预测和计算不同类型测试响应时间压缩器的混迭概率的分析方法。(2)研究了复用片上网络传输测试数据的片上网络FIFOs的内建自测试方法。提出了一种基于可测性设计技术的FIFOs测试算法,与其它FIFOs测试算法相比,具有较短的测试时间和较小芯片面积开销,可达到较高的故障覆盖,测试算法具有线性复杂度。在二维Mesh和Torus片上网络上,研究了单播和组播两种测试数据传输方式,研究了将多维Hypercube网络拓扑结构压缩到二维Torus拓扑结构的方法,研究了用于二维4×4 Torus片上网络FIFOs测试数据传输的组播路由算法。3.片上网络系统中非层次型和层次型内嵌IP芯核的可测试性设计和测试技术研究。研究了适用于片上网络的非层次型内嵌芯核的测试壳结构,其片上面积开销与IEEE 1500测试壳结构相当。研究了测试数据网络传输延迟对被测芯核测试时间的影响,提出了一种启发式的被测芯核内部扫描链和测试壳边界单元优化配置算法,可有效减小被测芯核的最大测试扫描输入输出长度,减小测试数据分组数量和测试数据网络传输延迟。从层次型芯核的测试壳边界单元结构入手,分析了层次型芯核的父核和子核之间测试模式的约束关系,提出了层次型芯核一种新的测试模式类型和研究了相应的层次型芯核测试壳结构。研究了基于表调度的非抢占式的启发式片上网络系统测试规划算法,并考虑了并行测试约束和功耗约束等问题,可有效减小片上网络系统的测试时间。4.片上网络系统中混合信号电路模块的测试方法研究。对支持混合信号电路模块的片上网络结构进行了探讨,针对混合信号电路系统中的基本组件—模拟数字转换模块(ADC),研究了一种使用斜坡信号作为测试激励的ADC内建自测试输出分析方法,与直方图分析方法相比,具有更短的测试时间,硬件资源开销较小,该方法不但可以测试ADC的差分非线性和积分非线性等静态参数,还可检测ADC的漏码特性,给出了两种完整的ADC内建自测试结构,可用于不同配置的片上网络系统。理论研究和实验结果验证了本文中所提出的方法和所得到的结论的正确性。
陆思安[5]2003年在《可复用IP核以及系统芯片SOC的测试结构研究》文中研究说明随着集成电路制造技术的快速发展，系统芯片SOC逐渐成为现实。SOC将一个完整的系统集成在单个芯片上，从而缩小了系统的体积；SOC减少了SOB系统中芯片与芯片之间互连延时，从而提高了系统的性能；SOC采用基于核的设计方法，从而缩短了设计周期，降低了芯片成本。但SOC设计也遇到诸多挑战，测试复用就是其中的挑战之一。本文从测试复用的角度，系统地研究了可复用IP核以及系统芯片SOC的测试结构。 测试复用的第一个问题就是可复用IP核测试结构设计问题。常用核测试结构就是在IP核输入输出端口上添加测试环。本文在详细分析两种典型的测试环结构即IEEE P1500测试环和飞利浦的TestShell测试环的基础上提出了一种叁态测试环结构。该结构允许共用同一条测试总线的IP核直接连接到测试总线上，从而保证测试数据可以在单个测试时钟周期内从核的测试激励源传送到IP核输入端口或从IP核输出端口传送到响应分析器。 测试环结构的关键是测试环单元设计。本文在详细分析两种典型测试环单元结构基础上，提出一种改进的测试环单元结构。它在传统的P1500测试环单元的基础上添加一个多路器，这不仅实现了对测试环单元的功能数据路径测试，而且解决了测试环扫描链在扫描移位过程中的安全移位问题，同时还可以大大降低扫描移位过程中产生的动态测试功耗。 测试复用的第二个问题就是SOC测试结构设计问题。SOC测试结构主要包括用于传送片上测试数据的测试访问机制TAM以及实现对片上核测试控制的芯片级测试控制器设计。当前应用最为广泛的是采用基于测试总线的TAM策略。本文详细分析了测试总线的原理，并给出基于测试总线的通用芯片测试结构。 在SOC中核的数目一般有十几个甚至几十个。为了实现对片上如此之多的IP核进行有序测试，需要进行测试调度。同时还需要设计一个芯片级测试控制器来控制整个芯片的测试。本文首次将测试调度问题与芯片级测试控制器设计问题结合起来，提出了一种能够灵活实现各种测试调度结果的芯片级测试控制器设计。 系统芯片SOC设计是一件非常复杂的事情。当前国内在芯片设计中IP核复用程度非常有限。本文针对这种情况提出了一种简单的芯片测试结构，该结构采用基于测试总线的TAM，并在模块设计过程中就考虑芯片测试问题，从而简化了芯片测试控制器的设计。 为了尽可能减少SOC总测试时间，降低测试费用，需要进行测试调度。测试调度是一个典型的NP问题。本文讨论了测试调度的线性规划模型，并给出了基于遗传算法的测试调度算法。
刘泽军[6]2017年在《超小型集成电路测试分选机控制系统研究》文中认为对超小型集成电路测试分选机控制系统进行研究,其可以对芯片进行打标、图像检测、电性能检测、废料回收和编带等功能,根据测试结果来处理芯片,最终把好的芯片回收到料盒或编带包装。首先对转塔式测试分选机上的直驱电机进行高精速定位控制技术研究,对直驱电机及其负载建立数学模型,在MATLAB/SIMULINK环境下建立仿真模型,其次对测试分选机控制系统进行总体设计,分析了测试分选机的性能指标要求和工位功能需求,并设计了以工控机为核心控制器的硬件架构。在软件系统方面,对测试分选机控制系统软件架构和运行逻辑进行设计,通过对C/S与B/S模式的比较,选择C/S的模式并对其进行改进,在改进后的叁层软件架构上,运用面向对象思想对执行单元接口进行设计。在工作方式上,采用多线程同步控制技术与消息处理机制方法。在数据库的建立上,建立E-R图表,分析系统各个实体之间的关系,用Access建立系统库表,并用ADO技术对数据库进行各种操作,对界面功能模块进行系统测试与分析,且仿真结果证明此种控制方法满足转塔式测试分选机性能指标要求。研发出来的测试分选机控制软件已经应用在实际的产品上,测试结果表明测试分选机控制灵活、简单、高效。
王灿[7]2017年在《面向雪崩光电二极管的光子计数读出电路设计》文中指出在微光探测成像技术领域,基于单光子APD响应的光子计数技术近年来得到了长足的发展,单光子计数检测以其高灵敏度、高信噪比和时间稳定性好等特点,在激光雷达、光谱测量、放射探测和量子秘钥分配等诸多领域获得了广泛的应用。但随着APD阵列规模、探测率和检测灵敏度等指标的不断提高,APD阵列的非均匀性、寄生效应和噪声干扰等非理想因素对电路的负面影响越来越严重,与之相配套的ROIC读出电路的复杂度和成本也急剧增加,严重限制了大规模APD阵列的应用。本文设计了一种基于被动采样模式的数字式光子计数读出电路,可与8×1 GM-APD阵列混合集成,实现对宽动态范围分布的光子计数。论文首先对电晕放电光子检测原理和光子计数检测技术进行阐述,为实现系统探测率与量程、功耗之间的平衡,综合考虑设计指标需求和现有各类系统架构的特点,提出了一种针对随机光子检测应用的被动式采样系统架构,并完成了系统工作时序和工作模式设计。其次,采用Modelsim仿真平台完成了系统原型方案的可行性验证。在此基础上,完成模块电路设计和像素阵列布局。最后,结合芯片可测性设计要求,完成了完整ROIC系统的电路和版图设计。采用GSMC 0.18μm CMOS工艺并通过cadence EDA工具进行芯片电路前仿和关键模块电路后仿,完成MPW芯片制备和测试验证。本文所设计的读出电路工作电压为1.8V/5V,分别为数字电路和模拟接口电路供电,阵列规模8X1,像素面积60μm×85μm。芯片测试结果表明,ROIC系统各模块功能正常,系统的一致性达到90%以上,在不同光强环境下ROIC探测率与光子密度呈近似分段反比变化关系,通过调节死区时间的大小设置能够明显改善ROIC在不同光强应用场景的探测率,在弱光条件下系统最佳探测率可达100%。基于GM-APD的光子计数读出电路系统方案切实可行,满足微光传感检测应用需求。
韩泽耀[8]2002年在《高速高性能FFT处理器的VLSI实现研究》文中研究表明本文主要提出了研究高速高性能FFT处理器的集成电路整套设计和实现方法，包括从系统架构设计、算法实现、FPGA到ASIC的整套设计流程、验证及测试平台的建立等，研制了具有自主知识产权的高速高性能的快速傅立叶变换处理器，该FFT处理系统可以应用于电信实时处理、高速数字信号处理和军事应用等。 第一章综述部分提出了选题的意义，论文内容。 第二章讨论了SOC技术的发展、特点，提出了利用IP重用技术来完成不同层次部件的构建等问题，讨论了由系统可编程及ASIC技术进行实现的途径和技术流程。在工程设计方法及结构化设计和高层次综合的研究中，介绍了在深亚微米工艺条件使用的方法和ASIC设计流程，讨论了高层次综合的核心如何从描述推出电路构成的设计思路，针对不同目标的设计技巧讨论了采用HDL语言进行逻辑系统设计的方法，给出了用VHDL语言进行代码设计时的规范和风格，在面向SOC的验证策略讨论了动态和静态的验证技术，提出了进行单独模块验证、芯片的全功能验证和系统软硬件协同验证的整体策略。 第叁章首先研究了VLSI-DSP的架构设计，在针对高密度计算的信号处理中主要偏重于乘加单元的设计中，提出了应用超前进位加减法器以及讨论其设计思路，高速乘法器中主要讨论了无符号阵列乘法器和补码阵列乘法器的设计思路，研究了将分布式运算单元的设计应用在FFT设计中，讨论了采用查表法实现的办法以及通过全并行的办法来完成单元设计。提出了采用SOC总线兼容方式来完成SOC设计时的IP内部互联技术，对比了叁种SOC总线技术：CoreConnect、AMBA以及Wishbone技术，采用Wishbone技术作为SOC内部总线互联技术。 第四章主要讨论了高速高性能的快速傅立叶变换处理器的设计和实现，首先分析和比较了各种快速傅立叶变换算法的特性和规律，提出基4蝶算的算法具有最好的性价比，讨论了顺序、级联、并行和阵列的处理结构，阐述了设计高速高性能快速傅立叶变换处理器时的设计原则、设计思路、所采用的技术路线，验证并测试FFT处理器，分析了定点FFT处理过程由于有限字长效应所产生的量化误差的范围及防溢出控制办法，提出了可扩展平台模式。讨论了其可以进行的应用方面的扩展，另外讨论了基于高速FFT Core的DCT和DST算法上的实现。 第五章提出了基于IEEE754浮点标准的浮点运算处理器的设计和异步串行通信核的设 一 浙江大学博士学位论文＿计，提出了适合硬件实现的浮点乘除法、加减运算的结构，浮点运算处理器主要用于高速－FFT浮点处理功能，异步串行通信核主要用于PFT处理器IP核的外围扩展模块以及本文所做的验证测试平台中的数据接口部分＊＿ 第六章提出了面向系统级芯片的可测试性设计包括了基于扫描测试ATPG、内建自测试＿BIST、边界扫描测试JTAG设计，在讨论可测试性设计策略选择的问题上，提出了针对不同－模块进行的分别测试策略，提出了层次化JTAG测试方法和扫描总线法，提出了基于FPGA．－＿逻辑分析核进行测试的策略，建立了面向高性能专用信号处理器的测试平台通用方法。＿ 第七章总结了本论文的研究成果与创新点，并提出了进一步研究的方向。
杨年宏[9]2011年在《基于叁维结构的SoC低功耗测试技术研究》文中指出随着超大规模集成电路集成度和复杂度的提高,尤其是互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)器件进入纳米时代,测试时产生的功耗大大超过系统正常工作时的功耗,测试功耗已经成为影响芯片设计的重要因素,芯片测试时的低功耗技术也已经成为当前学术界和工业界的一个研究热点。同时随着系统芯片(System-on-a-Chip,SoC)设计技术的发展,SoC的复杂度越来越高,模块间互连问题就成为十亿级集成电路(Integrated Circuit,IC)性能和功耗之间的瓶颈,而叁维(Three-Dimensional,3D)技术由于能提供大量的互连资源,而被人们认为是能够解决此类问题的办法[1]。由于叁维结构相对于二维(Two-Dimensional,2D)结构体系结构的变化,导致在二维结构中成熟的测试方法不能直接应用于叁维结构中。同时叁维结构也有它自身的一些问题亟需解决,比如叁维结构在测试过程中功耗密度分布不均,某些局部部位功耗密度过高导致“热斑”的产生;叁维结构的散热性能也一直是人们研究的热点问题等等。因此研究适合叁维结构系统芯片的低功耗测试方法,具有十分重要的意义。本文研究了基于叁维结构的多芯核的低功耗测试模式生成体系结构,同时,研究叁维结构中面向低功耗的多核测试访问机制(Test Access Mechanism,TAM)和芯核测试时热量协同优化问题。研究如何把叁维结构中多核芯片测试调度问题模型化为一个多约束、特别是功耗约束和热量约束条件下资源优化问题,并通过调度算法来综合解决测试功耗、测试时间和芯核热量问题。本文提出了叁维结构中一种功耗热量协同优化的测试调度方法。综合考虑了测试功耗与测试过程中芯核的温度,在测试功耗与芯核温度二者之间作了很好的平衡。调度方法中是在不超过芯核温度阈值的条件下,尽可能多的芯核同时测试。针对一种学术性SoC的实验结果表明了方法的有效性。
周清军[10]2008年在《嵌入式SRAM的优化设计方法与测试技术研究》文中提出嵌入式存储器是集成电路IC(Integrated Circiut)的重要组成部分,其在片上系统SOC(System on Chip)中的数量和面积都在稳定地增加。嵌入式随机存储器RAM(Random Access Memory)通常是SOC中密度最大的模块之一,在制造过程中很容易产生缺陷,从而降低了SOC的成品率。降低嵌入式存储器的功耗可降低整个SOC的功耗。本文深入地研究了嵌入式静态随机存储器SRAM(Static RAM)的高成品率及低功耗优化方法,并讨论了嵌入式SRAM的测试技术。主要的主要研究工作和成果如下:1.论文首先分析了芯片制造过程中的缺陷类型,由此产生的电气性能的变化,抽象出了芯片故障模型。研究了芯片测试的分类问题和测试成本的计算。讨论了常用的可测性设计方法及SOC测试对测试人员和设计人员的挑战。2.为了提高SOC的成品率,增加冗余逻辑来代替SRAM的错误单元,使用电熔丝盒E-fuse box(Electric-fuse box)保存错误单元的地址。只需执行一次存储器内建自测试MBIST(Memory Built-in Self Test),并将错误单元的地址永久保存在E-fuse box中,避免了每次上电均需MBIST测试以检测错误单元的地址,节省了测试时间。利用二项分布计算最大概率缺陷字数Km,并把Km设为存储器的缺陷字数,求出了最佳冗余逻辑及fuse数目。去掉了写SRAM时的MUX硬件选择,即数据同时写入SRAM的错误单元和冗余逻辑,当外部输入地址与E-fuse box中的错误单元地址匹配时,只有冗余逻辑中的数据被读出,大大节省了硬件资源。3.讨论了常用的动态功耗和静态功耗优化技术,分析了静态功耗及动态功耗的估算方法。以前的功耗计算仅仅考虑正常功能模式下的功耗,随着SOC越来越复杂,测试模式下的功耗对总功耗的贡献越来越大,如何有效降低测试模式下的功耗已经成为低功耗设计的重要内容。本文提出了一种嵌入式SRAM的低功耗优化方法:增加隔离逻辑及电源开启/关闭状态以降低测试模式下的功耗。增加隔离逻辑使电路的悬空端强行进入低电压状态,子模块电路只有漏电流存在。引入多种测试模式,并引入子模块的概念。根据各种模式的实际需要将相应子模块的电源打开或关闭(Power on/off),降低了SOC的整体功耗.4.增加冗余逻辑后存储器总体面积变大,每个晶圆上所能容纳的SOC芯片数目将会减少,从而影响集成电路的成品率。为了能更客观地反映成品率的变化,引入成品率边界因子B,并进一步确定了冗余逻辑经济性的边界是B=1。讨论了BIST的基本结构,着重讨论了IEEE P1500测试环结构及测试语言。分析了MBIST结构及常用的MBIST测试算法,详细地分析了March算法。5.从实际项目出发,将优化的SRAM64K×32应用到SOC中,设计了SOC的总体构架,较详细地讨论了验证技术。重点介绍了利用Onespin工具进行模型检查的方法。在功能模式和各种测试模式下,数量有限的Pad如何进行复用以节省资源,在Pad控制逻辑设计中给出了实例。具有自检查功能的测试平台(Testbench)可以避免繁琐的人工检查,大大提高验证的效率。本文分析了嵌入式SRAM64K×32的可测性DFT(Design for Test)结构,基本时序以及Testbench代码;给出了使用TOPS工具进行测试向量转换(Pattern Conversion)的流程及相关脚本;讨论了用ModelSim进行测试向量再仿真(Pattern Resimulation)的C Shell脚本;用DC工具进行了逻辑综合,并用Astro工具设计了物理版图。6.设计了整个SOC的测试结构,较详细地讨论了各种测试模式的实现方式。该SOC采用90nm CMOS工艺技术成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW。测试了一个直径为300毫米晶圆上的所有2061个SOC芯片,每个芯片包含一个优化的SRAM64K×32,并对SRAM64K×32的测试方法进行了讨论。论文最后给出了测试结果,并对测试结果进行了对比和分析。测试结果证明了该优化方法的正确性和实用性。
参考文献：
[1]. 面向系统芯片测试的设计优化技术研究[D]. 张弘. 西安电子科技大学. 2004
[2]. 基于片上网络的众核芯片关键测试技术研究[D]. 方芳. 合肥工业大学. 2009
[3]. 模数混合信号系统级芯片的测试与可测性设计研究[D]. 王玺. 湖南大学. 2007
[4]. 片上网络系统可测试性设计及测试技术研究[D]. 赵建武. 电子科技大学. 2009
[5]. 可复用IP核以及系统芯片SOC的测试结构研究[D]. 陆思安. 浙江大学. 2003
[6]. 超小型集成电路测试分选机控制系统研究[D]. 刘泽军. 兰州理工大学. 2017
[7]. 面向雪崩光电二极管的光子计数读出电路设计[D]. 王灿. 东南大学. 2017
[8]. 高速高性能FFT处理器的VLSI实现研究[D]. 韩泽耀. 浙江大学. 2002
[9]. 基于叁维结构的SoC低功耗测试技术研究[D]. 杨年宏. 合肥工业大学. 2011
[10]. 嵌入式SRAM的优化设计方法与测试技术研究[D]. 周清军. 西安电子科技大学. 2008
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