导读:本文包含了浮点除法论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:浮点,除法,算法,泰勒,法学,平方根,条件。
浮点除法论文文献综述
邓胜[1]（2017）在《基于UVM的微处理器浮点除法开方单元的验证》一文中研究指出随着科技与信息化的发展与进步,军事、航空、医疗等领域对处理器性能的要求不断提高,使得处理器芯片的复杂度及电路规模越来越大,对应的电路验证难度也大幅增加,如何确保芯片设计的正确性已经成为验证工作中的重要难题之一。在传统的芯片研发过程中,验证工作所耗费的资源和时间超过一半,并在进一步的增加,如何提高验证效率和质量已经成为芯片研发的重要方向。因此,研究搭建自动化程度高、验证完备性好、可重用性强的验证平台对解决当前的验证瓶颈问题具有重要的学术和应用价值。本论文的验证对象是一款基于Power架构的微处理器浮点除法开方运算单元,其性能的高低决定着处理器对数据的运算及处理能力。该运算单元的浮点数据结构遵循IEEE 754标准,并结合Power架构组成特有的128 bit浮点格式,测试空间巨大,数据类型繁多,存在许多难以覆盖的边界,加上指令执行的实现方法、舍入模式及异常处理等都相当复杂,给验证工作带来了巨大的挑战。本文基于UVM验证方法学,搭建了一个128 bit浮点除法开方运算单元的验证平台,并以MDV方法学为指导,采用浮点内建约束算法产生测试激励,在短短的15天内,使功能覆盖率达到99.898152%,实现了验证的收敛。论文通过对IEEE 754标准及浮点除法开方运算单元的研究,根据设计spec制定详细的验证计划,分析测试功能点,建立完备的覆盖率模型,并在此基础上完成了UVM验证平台的搭建。本验证平台将该运算单元12条指令的源操作数、指令译码控制信号、寄存器控制信号分别打包成uvm_sequence_item事务类,建立对应的UVC。随后,运用UVM的virtual sequence机制,将上述3种事务类同步地驱动到DUT和参考模型中进行运算,输出的结果分为128 bit浮点运算结果和寄存器状态信号,分别收集后发送到scoreboard中进行比对。本验证平台使用Cadence公司的incisive工具进行编译仿真,并使用vManager工具进行验证管理,使验证工作能够按期按质、快速、有序地进行,同时将发现的bug分类统计。在验证的回归测试阶段,统计和收集覆盖率,将其反标到验证计划中,并基于Metric进行分析,及时调整验证策略,制定特定的定向测试激励,使最终的覆盖率大大超出95%的预期目标。此外,通过顶层模块的层次化设计及接口信号的分类打包,使得该平台能够较好地复用于其他的浮点运算单元。(本文来源于《西安电子科技大学》期刊2017-06-01）
吴升光[2]（2017）在《基于POWER架构的浮点除法/方根单元设计与验证》一文中研究指出随着信息技术的迅速发展,各种领域对CPU浮点性能的要求越来越高,而除法与开方是浮点运算中较为复杂且相当影响性能的操作。因此,开展浮点除法与方根算术运算研究具有很重要的科研及实用意义。在通用IC设计流程中,验证占据了约70%的资源与时间,要完备地验证浮点算术单元所面临的挑战更为巨大。如果不能确保验证完全,就会导致如Intel Pentium处理器浮点除法漏洞而产生的巨大代价。因此,如何有效并充分地验证浮点算术单元也是一项工作重点。本文采用Radix-4 SRT算法,设计完成了一款基于POWER指令集架构的浮点除法/方根算术单元。本文使用VHDL硬件语言,新增独有的SP64(Single Precision 64-bit)格式提高精度,以尽可能小的位宽参数实现迭代过程中关键的查找表,同时达到了在同一硬件电路上完成除法与方根两种运算的目的,有效降低了电路面积。同时,本文采用UVM(Universal Verification Methodology)验证方法学,以SystemVerilog语言完成了一个可重用的浮点除法方根验证平台,且能够完美地移植于其它浮点算术单元的验证。本文也提出了一套基于连分式、对中间结果进行约束求解的激励产生算法。其能够有效地生成边界测试用例,大大减小了覆盖率的收敛时间,提高了验证效率。(本文来源于《苏州大学》期刊2017-04-01）
陈勋[3]（2016）在《基于SRT4算法的浮点除法/方根算术单元设计》一文中研究指出随着计算机和集成电路的快速发展,对微处理器浮点算法性能的要求越来越高,浮点运算单元(FPU)成为衡量CPU性能的重要指标。而除法和平方根算法是浮点运算单元(FPU)中比较复杂的算法,也是循环次数较多的算法,因此其是影响FPU性能的一个重要方面,因此设计高性能的浮点除法/方根单元具有很重要的实用价值。为了提高处理器性能,减小延迟,本文对浮点除法/方根算法和结构进行了详细的计算和设计,采用SRT算法实现浮点除法/方根指令运算。在SRT算法中,设计高性能的函数表(LUT)是提高设计性能的关键,故本文着重于查找表的设计和研究。本文首先简单介绍了IEEE754浮点格式和异常处理,阐述了几个关键的加法器算法作为基础,其中最主要的是并行前缀加法器,本文采用并行前缀加法器中的一种:BK加法器。接着介绍了两个压缩器:进位保留加法器(CSA)和5_3计数器。接着就是关键部分,共分为3个部分进行研究:1.除法算法及结构。2.平方根算法和结构。3.查找表合并及折迭。在第一部分中,首先简单介绍了除法的整体运算结构,接着介绍了除法运算所依赖的数学原理,改进了商数字集以满足截断的要求,提出了新的算法结构,详细计算了遏制条件和连续性条件,增加了在线舍入模块以减小商迭加生成时带来的延迟,最后重点对查找表的位宽进行了深入的研究,使得其在关键路径的延迟最小。在第二部分中,阐述了开方运算的数学原理,改进了除法算法的结构使其符合开方算法,同样也计算了平方根的遏制条件和连续性条件,最后重点对其查找表位宽和边界条件进行了深入的探讨,同时计算出可重迭查找表的最小迭代次数。在第叁部分中,将除法和开方算法的查找表进行合并,同时采用折迭算法来进一步减小查找表,判断出直接折迭的不可实现性,提出了折迭后平移的新方法,同时以新的方法为基础,计算出查找表的边界,最终实现了浮点除法/开方运算的设计。本文的结论基本都是通过算法计算得到的,可信度高,思路严谨,具有很高的实用性质。(本文来源于《西安电子科技大学》期刊2016-03-01）
何婷婷[4]（2015）在《统一结构的浮点除法和开方运算单元的研究与实现》一文中研究指出在图像处理、科学计算、信号处理等应用中,一般包含大量的浮点运算操作,硬件支持浮点运算在高性能计算机系统、嵌入式系统和移动应用中逐渐成为了关键属性。在过去的发展中,加法和乘法的硬件实现已经越来越高效,而对于除法和其他基本函数如开方的支持仍然滞后。本文分析研究了几种除法和开方的典型硬件实现算法,结合X-DSP的硬件结构,实现了基于Goldschmidt算法的统一浮点除法开方运算单元和基于SRT-8算法的统一浮点除法开方运算单元。分析对比两种实现的优缺点,根据其各自的适用情况选择基于SRT-8算法的设计在X-DSP中实现。论文首先设计实现了基于Goldschmidt算法的统一浮点除法和开方运算单元。通过对查找表算法的分析,运算单元中采用双向查表技术和直接查表技术,分别确定除法和开方的迭代初值。在迭代运算单元增加迭代控制逻辑,实现迭代单元内部乘法器的全流水,提高运算吞吐率。通过复用X-DSP中已有的乘法器大幅度降低设计的硬件开销。实验结果表明,这种实现运算速度快,面积开销小,但是其影响乘法运算性能,并且难以支持4种舍入模式。因此,论文提出了基于SRT-8算法的统一结构的浮点除法和开方运算单元,采用独立的尾数运算单元和规格化单元结构,设计相应的迭代指令和规格化指令,将较长的迭代过程分割,避免了使用长周期指令实现除法和开方时对处理器产生的不利影响。尾数运算单元采用并行结构降低迭代延迟,改进传统的商飞速转换技术,降低其逻辑复杂性。最后根据实验结果分析这种实现的性能和开销。分析比较两种实现,基于Goldschmidt算法实现的运算单元,面积开销小,运算延迟小,运算吞吐率高,适合做高速的运算。基于SRT-8算法的实现,硬件结构规整,不需要复用其他运算单元,迭代过程可以直接得到余数,便于支持浮点的4种舍入模式。X-DSP需要支持4种舍入模式,并且在实际应用中需要处理大量的乘法运算,那么前者对乘法器性能的影响就不可小觑。因此,论文选择基于SRT-8算法设计的统一浮点除法和开方运算单元在X-DSP中实现。(本文来源于《国防科学技术大学》期刊2015-11-01）
王广斌[5]（2014）在《高精度高性能浮点除法、开方单元的研究与设计》一文中研究指出随着集成电路技术的快速发展,芯片集成的密度越来越高,微处理器的浮点运算能力已成为继频率后评价CPU性能的又一重要指标。在设计中通常使用专用部件来做浮点运算,即浮点运算单元(FPU),已逐渐成为现代处理器设计中的必不可少的组成部分。国内外市场上的各种通用处理器几乎都集成有浮点运算单元,但处理精度大多只包括32位单精度和64位双精度,精度并不能满足在高精度计算、图形加速、数字信号处理等领域的应用。除法和开方是浮点基本运算中比较复杂的运算,在设计中通常采用迭代乘的方法实现,而查找表和乘法器宽度会对浮点运算性能有较大的影响。因此,设计高精度高性能的浮点除法、开方单元具有重要的理论价值和实用意义。本文首先对Intel及AMD等浮点协处理器和浮点格式进行了分析,详细研究了IEEE-754标准中规定的浮点格式,分析了浮点除法、开方运算依赖的数学原理及公式,并深入研究了基于牛顿迭代的Goldschmidt算法。对影响浮点运算性能的查找表设计和迭代乘法器宽度做了深入探讨,经过分析研究本文设计采用多表相加的倒数表构造方法和75×75乘法器。之后,详细描述了除法／开方运算单元的整体设计和实现细节。经验证,本文所设计的除法／开方单元可完成高精度的除法和开方运算,且运算周期较短,同时支持32位单精度、64位双精度和80位扩展精度叁种不同的浮点格式。最后,设计的运算单元采用ASIC全定制的电路设计方法,并使用SMIC0.13微米的工艺库进行了综合仿真验证,其工作主频和性能均达到了设计要求,已流片并应用于某领域。(本文来源于《华北电力大学》期刊2014-03-01）
陈际阳,彭元喜,雷元武,邓子椰[6]（2014）在《基于SRT算法的双精度浮点除法和平方根运算的设计》一文中研究指出在科学计算、数字信号处理、通讯和图像处理等应用中,除法和平方根运算是常用的基本操作。本文基于SRT4算法,设计一个同时支持IEEE-754标准的双精度浮点除法和平方根的部件。首先提出商选择和余数加法的并行处理方法,通过商飞速转换技术,来降低除法/平方根的计算延时,同时复用查找表和加法器,减少硬件资源开销,节省面积。综合表明,在40nm工艺、时序约束400ps的条件下,本设计综合频率可达2.5GHZ,cell面积为9812.3087 um2,功耗为10.7854mW,除法运算计算延时为31拍,平方根运算计算延时为28拍。(本文来源于《Proceedings of 2014 International Conference on Computer,Communications and Information Technology(CCIT 2014)》期刊2014-01-16）
洪琪,赵志伟,何敏[7]（2013）在《高性能浮点除法和开方的设计与实现》一文中研究指出在基于现场可编程门阵列(FPGA)的设计中,低延时、高吞吐量、小面积是3个主要考虑因素。针对以上因素,提出不同基数SRT浮点除法和开方算法,设计基于Virtex-II pro FPGA的可变位宽浮点除法和开方的3种实现方案,包括小面积的迭代实现、低延时的阵列实现和高吞吐量的流水实现。实验结果表明,对于浮点除法和开方算法的流水实现,在综合面积符合要求的基础上,实现频率最高分别可达到180 MHz和200 MHz以上,证明了该实现方案的有效性。(本文来源于《计算机工程》期刊2013年12期）
刘康[8]（2009）在《高性能浮点除法单元的设计》一文中研究指出航空航天、数字信号处理、实时语音图像和高精度计算等应用领域对浮点处理的要求越来越高,浮点运算单元(FPU, Floating-Point Unit)已经成为当代微处理器中一个至关重要的组成部分。浮点除法虽然在FPU中使用的频率较低,但对处理器整体性能有较大的影响,设计一种执行效率较高的浮点除法结构对处理器性能的提高有着很重要的意义。本论文主要完成高性能浮点除法单元的设计与验证,是微电子中心高性能浮点处理单元项目的重要组成部分,按照Top-down的现代IC设计方法,以实现64位双精度浮点数的除法运算为主,兼容32位单精度浮点数。本论文在IEEE-754浮点格式标准的基础上总结了单双精度格式和数据类型,分析了近现代处理器几种常用的算法,包括Newton-Raphson算法、Goldschmidt算法、可恢复数字迭代算法、不可恢复数字迭代算法和SRT算法。重点介绍了SRT-4算法的“迭代基的选择”、“余数产生部分”与“商选择函数”这叁个关键部分,并对SRT-4算法的关键部分进行了优化,提出了基于优化后的SRT-4算法的改进方案,该方案符合IEEE-754浮点格式标准;随后提出实现除法单元的设计方案:将除法单元分为预处理、指数减、尾数除、规格化与舍入、异常处理和溢出判断与输出六个模块,采用自顶向下的数字集成电路设计方法,对各部分进行寄存器传输级的描述。在本设计中,实现了IEEE-754标准规定的4种舍入模式和5种异常情况,分别用改进的SRT-4、全并行基4和全并行基16这叁种不同的算法实现了尾数除内核;最后通过搭建验证平台,采用大量激励对除法单元的功能进行验证,其功能完全正确;采用中芯国际SMIC 0.18μm CMOS工艺分别对叁种除法单元进行综合,对验证结果和综合结果进行了分析,可以看出,基于SRT-4算法的除法单元延时最短且面积适中,速度可以达到500MHz以上,完全符合设计要求。除法单元是FPU中一个重要的组成部分,本设计的研究为生产具有自主产权的高性能嵌入式微处理器积累了经验。(本文来源于《哈尔滨工业大学》期刊2009-06-01）
王县[9]（2008）在《X处理器浮点除法部件的研究与实现》一文中研究指出浮点除法部件是高性能微处理器的核心部件之一,其速度往往成为该处理器性能提高的瓶颈。因此,对于高性能浮点除法部件的研究与设计具有广泛的应用价值和重要的实际意义。本文研究成果主要包括以下几点:1.分析高性能浮点除法算法,设计实现适合X处理器要求的基-4 SRT浮点除法部件;2.指数通路通过分时复用12位超前进位加法器分别计算被除数与除数的差值、差值减1以及差值加1,之后根据中间商数的规格化结果选择除法结果的指数形式;3.对浮点除法部件进行优化设计,将飞速转换技术应用到X处理器,实时的将符号集商数转换为标准的二进制补码形式;4.整个设计通过初级特殊数据、边界数据、IEEE CC754标准测试向量集以及海量随机数据测试,验证了设计的正确性。该浮点除法部件求解单精度浮点除法需要14拍,双精度浮点除法需要29拍;在0.13μmCMOS工艺下,其工作频率达到700MHz以上。本课题内容做为“高性能X处理器”的一部分,设计结果直接应用于工程。(本文来源于《国防科学技术大学》期刊2008-11-01）
周珍艮,郭立[10]（2008）在《固定延迟的流水线双精度浮点除法电路》一文中研究指出除运算采用泰勒级数展开,用5级流水线结构,查找表大小缩小为2.5kB,并获得固定延迟.FPGA综合结果表明,与其他设计电路相比,面积减小了33%.(本文来源于《微电子学与计算机》期刊2008年05期）
浮点除法论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着信息技术的迅速发展,各种领域对CPU浮点性能的要求越来越高,而除法与开方是浮点运算中较为复杂且相当影响性能的操作。因此,开展浮点除法与方根算术运算研究具有很重要的科研及实用意义。在通用IC设计流程中,验证占据了约70%的资源与时间,要完备地验证浮点算术单元所面临的挑战更为巨大。如果不能确保验证完全,就会导致如Intel Pentium处理器浮点除法漏洞而产生的巨大代价。因此,如何有效并充分地验证浮点算术单元也是一项工作重点。本文采用Radix-4 SRT算法,设计完成了一款基于POWER指令集架构的浮点除法/方根算术单元。本文使用VHDL硬件语言,新增独有的SP64(Single Precision 64-bit)格式提高精度,以尽可能小的位宽参数实现迭代过程中关键的查找表,同时达到了在同一硬件电路上完成除法与方根两种运算的目的,有效降低了电路面积。同时,本文采用UVM(Universal Verification Methodology)验证方法学,以SystemVerilog语言完成了一个可重用的浮点除法方根验证平台,且能够完美地移植于其它浮点算术单元的验证。本文也提出了一套基于连分式、对中间结果进行约束求解的激励产生算法。其能够有效地生成边界测试用例,大大减小了覆盖率的收敛时间,提高了验证效率。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
浮点除法论文参考文献
[1].邓胜.基于UVM的微处理器浮点除法开方单元的验证[D].西安电子科技大学.2017
[2].吴升光.基于POWER架构的浮点除法/方根单元设计与验证[D].苏州大学.2017
[3].陈勋.基于SRT4算法的浮点除法/方根算术单元设计[D].西安电子科技大学.2016
[4].何婷婷.统一结构的浮点除法和开方运算单元的研究与实现[D].国防科学技术大学.2015
[5].王广斌.高精度高性能浮点除法、开方单元的研究与设计[D].华北电力大学.2014
[6].陈际阳,彭元喜,雷元武,邓子椰.基于SRT算法的双精度浮点除法和平方根运算的设计[C].Proceedingsof2014InternationalConferenceonComputer,CommunicationsandInformationTechnology(CCIT2014).2014
[7].洪琪,赵志伟,何敏.高性能浮点除法和开方的设计与实现[J].计算机工程.2013
[8].刘康.高性能浮点除法单元的设计[D].哈尔滨工业大学.2009
[9].王县.X处理器浮点除法部件的研究与实现[D].国防科学技术大学.2008
[10].周珍艮,郭立.固定延迟的流水线双精度浮点除法电路[J].微电子学与计算机.2008
论文知识图
