导读:本文包含了标准单元库论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:单元,阈值,标准,高性能,布局,数字,时间。
标准单元库论文文献综述
Shahzad,Haider[1]（2019）在《准延迟不敏感异步标准单元库的设计与实现》一文中研究指出在工业上,由于缺乏异步电路设计的工具、技术和相关逻辑单元库,使得设计人员难以在SoC设计中应用异步电路,因此,异步电路很少应用于工业设计领域。此外,深亚微米工艺也增加了漏电流功耗。基于准延迟不敏感的读出放大器半缓冲逻辑单元库是一种强大的异步电路设计库,它能够在深亚微米工艺下平衡延迟和功耗的影响。为了减少这种差距,本文提出了一种有效的异步准延迟不敏感逻辑单元库的设计,该库采用了适合深亚微米CMOS实现的设计流程,着重于减少传播延迟和功耗。该方法通过闩锁效应来平衡逻辑单元中晶体管的尺寸和性能,通过多电压阈值技术进一步减少了功率约束下的传播延时。该方法在实现晶体管网络中整体性能的平衡非常有用,同时能够对功率约束下关键路径和非关键路径上的晶体管进行加速或减速。该基于先进的准延迟不敏感的读出放大器半缓冲逻辑单元库的设计方法已通过SMIC 40nm工艺的验证。具有Muller C元件的基本单元被设计并以1.1V标称电压进行测试,亚阈值电压设为400mV,并在不同的温度下以1GHz的频率进行采样验证。该设计的原理图、版图设计和仿真在Cadence ICFB完成,并使用Cadence模拟设计环境中的Spectre模型进行验证。当以先前的库为基准进行测试时,生成的逻辑单元库显示出传播延时和功耗均有所改善。(本文来源于《中国科学技术大学》期刊2019-05-30）
史兴荣,何进,张九柏,张子骥,贺雅娟[2]（2018）在《亚阈值数字标准单元库设计》一文中研究指出基于对0.18μm标准CMOS工艺的研究,本文设计了一套完备的电源电压为0.4 V的亚阈值数字标准单元库。设计流程包括工艺研究与方案设计、单元设计与物理实现、库文件的提取以及单元库验证。提出了传统沟道宽度调节与沟长偏置相结合的尺寸调整策略,有效增强PMOS管驱动并减小漏电流,提升库单元稳定性。利用ISCAS基准测试电路完成亚阈值标准单元库的验证,0.4 V电压下,相同设计,基于亚阈值数字标准单元库的设计的相比于基于商用库的设计,能耗减小20%以上,数据延时也有所减小,即亚阈值标准单元库性能明显优于商用库相比。(本文来源于《电子产品世界》期刊2018年11期）
史兴荣[3]（2018）在《基于近/亚阈值标准单元库的数字电路设计与研究》一文中研究指出随着集成电路工艺技术的不断发展,工艺线宽不断减小以追求高集成度与高速度,带来的最大问题就是功率密度的不断增大,功耗过高问题逐渐成为限制集成电路发展的最关键因素。近年来兴起的无线传感网络、医疗电子和便携式消费电子等热门应用,对功耗要求越来越高,低功耗技术成为工业界和学术界研究的焦点。作为能够线性降低漏电功耗和二次方降低动态功耗的低功耗技术,极低电压技术被广泛研究和采用。大量研究表明,电源电压在MOS器件阈值电压附近,系统获得最低能耗,近/亚阈值数字电路设计技术迅速兴起和发展,已成为低功耗领域的重要研究方向。首先,本文从集成电路的发展历程以及市场需求出发,分析了低能耗电路设计的必要性和重要研究意义。其次,本文根据CMOS集成电路的特点,对电路能耗的组成及影响因素进行分析,引出了最低能耗点理论。最低能耗点理论作为近/亚阈值电路的核心理论,完美地诠释了近/亚阈值技术的重要研究意义。然后,本文对极低电压下MOS器件和单元电路的特性做了深入研究,包括单元性能恶化,NMOS/PMOS驱动比增大导致的单元上拉网络和下拉网络失配增大,温度反型效应,短沟道效应和反短沟道效应,以及窄沟道效应与反窄沟道效应等。最后,本文基于对单元库设计技术的研究,采用180nm标准CMOS工艺设计了一套完备的电源电压为0.4V的亚阈值数字标准单元库。设计流程包括工艺研究与方案设计、单元设计与物理实现、库文件的提取以及单元库验证。提出了传统沟道宽度调节与沟长偏置相结合的尺寸调整策略,有效增强PMOS管驱动并减小漏电流,提升库单元稳定性。利用ISCAS基准测试电路完成亚阈值标准单元库的验证,相同电压下,亚阈值标准单元库相比于商用库,功耗减小20%以上。此外,基于亚阈值库实现了16位乘法器和FIR滤波器电路,进一步验证了单元库设计方法的有效性。(本文来源于《电子科技大学》期刊2018-04-01）
杨璐丹[4]（2018）在《面向标准单元库的MOS器件大型可寻址测试芯片的研究、设计与实现》一文中研究指出随着半导体工艺技术的发展,集成电路的工艺节点不断减小。先进纳米工艺下,复杂的工艺制造过程导致晶体管性能不稳定甚至异常。晶体管特性的大幅漂移对器件模型的可信度提出了挑战,研究具有高精度和面积利用率的,用于晶体管参数提取、性能检测的可寻址测试芯片显得越来越重要。标准单元是数字电路设计的基础,电路中的每一个晶体管具有特定的环境,设计具有类似产品环境的晶体管测试结构既可用于建立精确的工艺参数模型和偏差模型,又可对标准单元的性能进行预测,对于提升集成电路制造工艺成品率和提高产品良率起着至关重要的作用。本文以标准单元中的晶体管特性为中心,对具有高精度和面积利用率的MOSFET大型可寻址测试芯片展开了如下研究:1)针对MOSFET性能参数提取、建模和偏差检测的需要,以及先进工艺精确建模对于测试结构数量的要求,提出了一种MOSFET大型可寻址测试芯片的设计方法。该设计最多同时可摆放2048个MOSFET而只需要15个I/OPAD,并且可以实现每个MOSFET性能参数的准确测量,包括亚阈值漏电流,线性和饱和区阈值电压,线性漏端电流和饱和漏端电流。该测试结构为第二层金属可测,缩短了测量周期。基于16nmFinFET工艺的MOSFET大型可寻址测试结构的流片和测量,验证了该方法的可行性和准确度;2)针对标准单元中MOSFET具有特定环境的前提,设计了一种可以准确反映其特性的、具有类似工作环境的测试结构。该结构以保持前段、中段版图不变,对后段金属绕线稍作修改为原则,从而还原MOSFET在标准单元中的工作环境。3)由于手动产生2)中提出的测试结构将耗费较高的人力和时间,且容易违反设计规则,本文提出了一套版图自动化设计流程,用于标准单元库中目标器件的识别、抓取和连接。该自动化流程可用于具有复杂设计规则的FinFET工艺。(本文来源于《浙江大学》期刊2018-03-10）
王成瑾[5]（2017）在《采用SMIC 0.13μm定制化工艺标准单元库的TOF芯片专用TDC模块设计》一文中研究指出TOF(Time-of-Flight,飞行时间)芯片是一种精确测量场景深度信息的传感器,广泛应用于军事、航天航空、导航通信等国防建设的激光测距领域。由于TOF芯片使用单光子发射到遇物体而反射回来的时间来记录衡量深度信息,因此单光子的飞行时间量化是TOF芯片的关键技术。时间相关单光子计数技术(Time-correlated single-photon counting,TCSPC)应用于TOF芯片中,能够将飞行时间通过时钟计数的方式量化读出,其精度的高低决定了芯片性能的好坏。时间数字转换(Time-to-Digital Converter,TDC)电路是TCSPC技术的核心模块。为了实现高精度的TDC电路,本文设计的TDC电路包括叁个模块,分别为TDC控制模块,TDC测量模块和TDC译码模块。TDC控制模块用于控制TDC测量模块的工作状态。TDC测量模块采用叁级结构:第一级TDC是采用时间周期计数法的粗精度测量,后两级TDC是采用游标型的细精度测量。TDC译码模块利用本文创建的基于SMIC 0.13μm工艺的标准单元库进行半定制集成电路设计与版图实现。本文采用的半定制集成电路设计流程为:首先进行Verilog代码定制译码模块电路的程序,使用Modelsim工具进行译码模块功能仿真;然后定义基于SMIC 0.13μm工艺标准单元的规格和性能等参数,设计单元的版图并进行验证,通过验证后将标准单元制作成用于数字后端工具的标准单元库;最后通过Synopsys工具的Design Compiler和IC Compiler进行综合和自动布局布线完成TDC模块电路的版图设计,并制成GDSII文件并在Cadence工具下进行设计规则以及后仿真的验证。本文的设计成果包括:1)搭建TDC控制与测量模块电路,设计叁级测量结构提高TDC电路的分辨率和精度。2)设计8种基本逻辑单元,构成一个实用的SMIC 0.13μm标准单元库,并为每个标准单元设置了不同驱动能力用于综合和自动布局布线时的时序优化。3)在创建的标准单元库在Synopsys的综合工具和布局布线工具上进行TDC模块版图的自动生成,同时利用Cadence Virtuoso工具验证版图的功能。(本文来源于《深圳大学》期刊2017-06-30）
王以浦[6]（2017）在《近阈值低漏电标准单元库设计》一文中研究指出随着电池供电设备的广泛应用和集成电路工艺尺寸不断减小,降低电源电压成为了降低功耗的有效途径。低电压也带来了新的问题,漏电功耗在总功耗中比重越来越大,同时降低了数字电路的可靠性,漏电功耗成为低电压数字电路设计的一大挑战。本文从对漏电功耗产生机理出发,介绍了降低漏电功耗的相关技术。基于强反型区的传统单元结构在近阈值下性能显着恶化,难以兼顾低漏电和高性能,论文对数字逻辑单元进行了漏电优化。在组合逻辑的设计方面,采用了更适合低电压工作的超截止CMOS技术,通过晶体管堆迭效应降低了单元电路中的漏电流。对于时序逻辑单元的设计,则采用新型的电路结构,通过自适应超截止的设计,在无需额外控制电路和充电泵的条件下,达到了漏电功耗降低的目标。本文完成了单元版图的设计,并建立了标准单元库。本文基于GF0.18μm的工艺下完成了低漏电标准单元库的设计和验证,主要验证指标为漏电功耗和延时。以RTC电路作为验证案例,仿真结果表明,相比于原单元库,采用优化后的单元库设计整体漏电功耗降幅达13.4%,动态功耗下降3.0%,总功耗下降6.2%。(本文来源于《东南大学》期刊2017-06-01）
刘旭[7]（2017）在《一种用于测试标准单元库性能的电路设计及实现》一文中研究指出集成电路是当今社会信息化产业的硬件核心,是一个国家高新技术的重点体现,也是其经济发展和国家安全的重要保障。随着摩尔定律的延续,集成电路的规模和设计也越来越复杂,需要可重复使用且可靠的IP库支持,标准单元库是IP库中最基础的一种,它的设计决定了芯片的各项指标参数。本文设计了一种用于测试标准单元库性能的电路,并详细介绍了其设计过程,对SMIC 0.18μm标准单元库的速度、面积、功耗进行了综合评估,并比较了逻辑综合后相同工艺节点下不同版本标准单元之间的性能差异,有效提高了标准单元库的评估效率和评估结果的全面性。文中首先介绍了现有的标准单元库测试方法,突出比较了本文设计电路的优点,然后重点论述了如何使用目前主流的ASIC设计流程完成该电路的设计,其中主要使用了Synopsys公司的EDA工具。在设计过程中使用VCS做RTL级的功能仿真和带延迟的动态仿真;使用Design Compiler进行逻辑综合;使用IC Compiler进行自动布局布线;利用Prime Time来进行静态时序分析;利用Formality进行形式验证。同时本文还设计了测试电路需要用到的时钟信号产生电路及其控制电路,保证了设计的正常工作,最后制定了电路测试计划并分析了流片后电路的测试结果,证明本文设计提出的标准单元库性能测试电路能够正常工作以及整个电路设计的合理性,圆满完成了预期的设计目的。(本文来源于《西安电子科技大学》期刊2017-06-01）
王京睿,李翔宇[8]（2016）在《高能效宽电压工作标准单元库分析与优化》一文中研究指出研究了剔除大扇入逻辑门对于高电源电压下的电路指标的影响,证实这一方法对电路在高电压下的性能和功耗没有明显的负面影响,主要影响是在一定程度上增大电路的面积.分别对32nm标准单元库中的异步置位复位D触发器单元和电平移位器单元进行了电路优化,使得它们在低电压下的延时分别减少了14.6%和19.9%,解决了电源电压降至近阈值时性能恶化过于严重的问题.(本文来源于《微电子学与计算机》期刊2016年08期）
丁杰[9]（2016）在《0.6V 40nm低电压标准单元库设计》一文中研究指出降低工作电压已成为提高CMOS电路能效的有效方法,研究表明,当前工艺中电路最高效能点出现在近阈值工作区域附近。但是,近阈值标准单元的性能比正常电压的恶化10倍,限制了系统的性能。因此,本文对近阈值高性能标准单元的设计展开研究。尺寸和版图均会对近阈值标准单元的性能产生50%的影响。基于该特点,本论文对近阈值标准单元进行多参数联合设计优化,包括：(1)针对宽度、叉指数、阱边界位置等影响性能的关键设计参数和尺寸调节、凸状阱结构等可行性设计方案均进行全面优化,保证设计出最优标准单元。 (2)建立近阈值标准单元设计数学优化模型,包括设计变量、延时模型、面积模型和目标函数。该模型将版图对性能和面积的影响量化,实现参数设计和版图设计同时优化。(3)针对不同的延时面积折中目标,完成标准单元的设计。此外,针对近阈值标准单元建库,本论文提出将建库激励波形分段表示,并基于大量实际电路确定分段系数。该方法将标准单元库的时序准确性提高到6.8%。本文在SMIC 40nm工艺下完成0.6V低电压标准单元库的设计与指标验证,验证指标包括延时、能量、能量延时积和面积,验证方法为利用基准测试电路分别采用设计库和工艺厂原始库进行综合和电路指标对比。结果表明,采用目标函数D7A设计的标准单元库综合时,电路的延时平均减少16.47%,能耗平均减少30.38%,能量延时积减少41.86%,面积平均增加15.8%。(本文来源于《东南大学》期刊2016-05-24）
刘金鑫[10]（2016）在《0.18μm抗辐射标准单元库的设计与实现》一文中研究指出随着集成电路工艺尺寸的不断缩小和人们对芯片性能的不断追求,使得芯片的规模不断增大,设计复杂度也逐渐加大。通常情况下,产品更快地进入市场才能让公司获取最大效益,所以利用预先设计好的标准单元库,与EDA工具相互配合,可以进一步缩短产品的设计周期。而评价一款芯片的好坏,除了要关注设计周期和功能特性,还要注重该产品的质量,特别是在精密医疗设备、军工行业和航空航天等领域中,芯片的抗辐射性能显得尤为重要。本论文首先对传统标准单元库的功能特性、设计方法和制造流程进行了研究与学习,充分了解到了普通单元库在特殊领域的局限性,然后对普通的时序单元进行了优化改进,增加了带有置位功能的叁互锁存结构的D触发器,并采用了0.18μm的制造工艺对库中所有的独立单元进行了原理图的设计和版图的绘制,从而形成了一套具有抗单粒子辐射性能的标准单元库。最后为了保证该标准单元库能够被其他的EDA工具识别和应用,本论文又对以上抗辐射标准单元库进行了表征和提取,导出了相应的时序库和物理库信息。为了验证标准单元库的功能特性和导出数据的兼容性,本论文采用Encounter和ICC标准的布局布线设计流程,结合普通标准单元库和抗辐射标准单元库分别设计并绘制了对应的自动增益控制芯片版图。然后,在性能、面积等方面对以上两种版图进行了分析和比较,从而确定了本论文设计的标准单元库能够被正确应用到芯片设计中。(本文来源于《山东大学》期刊2016-04-25）
标准单元库论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
基于对0.18μm标准CMOS工艺的研究,本文设计了一套完备的电源电压为0.4 V的亚阈值数字标准单元库。设计流程包括工艺研究与方案设计、单元设计与物理实现、库文件的提取以及单元库验证。提出了传统沟道宽度调节与沟长偏置相结合的尺寸调整策略,有效增强PMOS管驱动并减小漏电流,提升库单元稳定性。利用ISCAS基准测试电路完成亚阈值标准单元库的验证,0.4 V电压下,相同设计,基于亚阈值数字标准单元库的设计的相比于基于商用库的设计,能耗减小20%以上,数据延时也有所减小,即亚阈值标准单元库性能明显优于商用库相比。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
标准单元库论文参考文献
[1].Shahzad,Haider.准延迟不敏感异步标准单元库的设计与实现[D].中国科学技术大学.2019
[2].史兴荣,何进,张九柏,张子骥,贺雅娟.亚阈值数字标准单元库设计[J].电子产品世界.2018
[3].史兴荣.基于近/亚阈值标准单元库的数字电路设计与研究[D].电子科技大学.2018
[4].杨璐丹.面向标准单元库的MOS器件大型可寻址测试芯片的研究、设计与实现[D].浙江大学.2018
[5].王成瑾.采用SMIC0.13μm定制化工艺标准单元库的TOF芯片专用TDC模块设计[D].深圳大学.2017
[6].王以浦.近阈值低漏电标准单元库设计[D].东南大学.2017
[7].刘旭.一种用于测试标准单元库性能的电路设计及实现[D].西安电子科技大学.2017
[8].王京睿,李翔宇.高能效宽电压工作标准单元库分析与优化[J].微电子学与计算机.2016
[9].丁杰.0.6V40nm低电压标准单元库设计[D].东南大学.2016
[10].刘金鑫.0.18μm抗辐射标准单元库的设计与实现[D].山东大学.2016
论文知识图
