邹志斌[1]2008年在《基于MIPS指令集的RISC微处理器控制模块的设计与实现》文中研究说明随着集成电路设计和工艺技术的发展,嵌入式系统因为具有高性能、低功耗、便携式的优点,已经在移动通信、机顶盒、智能卡等信息终端中得到了广泛的应用。而作为嵌入式系统核心的微处理器,其性能直接影响着整个系统的性能,目前精简指令集(Reduced Instruction Set Computer,RISC)架构作为微处理器设计策略的一种类型己越来越多地应用于微处理器的体系设计中。微处理器设计首先要确定指令系统。采用与MIPS指令兼容的设计思想,根据微处理器要实现的功能选择MIPS核心指令中的34条作为指令系统。在32位单周期微处理器设计中,按照这些指令运行的数据通路,设计各种控制信号,采用组合逻辑实现控制单元。在32位多周期微处理器设计中,由于指令运行需要的时钟周期不一样,存在多个状态,使用有限状态机来描述控制单元。在5级流水线的32位RISC微处理器设计中,指令执行过程被分为取指令、指令译码、指令执行、存储器访问和数据回写5个阶段。由于采用流水线技术,就出现了数据冒险和分支冒险的问题。对于数据冒险问题,通过在流水线中设计数据转发单元和冒险检测单元来解决。由分支或跳转语句引发的分支冒险问题,可以采用缩短分支延迟的方法,在指令译码阶段增加比较器和数据转发单元并修改相应的地址选择逻辑来解决。基于FPGA的实验验证,首先根据对模块的设计,采用硬件描述语言描述实现,然后对每一个模块和整个系统进行功能仿真,最后将完整的RISC微处理器核综合并下载到FPGA开发板上进行验证。
李川[2]2008年在《嵌入式微处理器的设计分析与仿真验证》文中提出嵌入式微处理器(EMPU,Embedded Microprocessor Unit)以其高性能、低功耗、便携式等优点,越来越广泛地应用于各种电子设备中。其中精简指令集计算机(RISC,Reduced Instruction Set Computer),作为微处理器设计策略的一种类型,已经普遍应用于计算机体系结构设计中。本文首先设计了一个8位RISC处理器,它具有8条指令,可以进行指令译码、指令执行,可以和存储器进行数据交换。数据通过数据通路进行运算处理,控制器提供数据通路各模块的控制信号。使用可综合的寄存器传输级(RTL,RegisterTransfer Level)Verilog HDL硬件描述语言描述每个子模块,在顶层模块中根据端口连接实例化每个子模块,然后使用ModelSim分别对全部子模块和顶层模块进行功能仿真验证,使用QuartusⅡ对设计进行综合,在Altera CycloneⅡEP2C35芯片上实现,工作频率可达120MHz。然后在此基础上,本文对业界广泛使用的ARM7TDMI内核进行了设计分析与验证。ARM7TDMI内核根据执行功能不同,可以划分成数据通路模块和控制器模块两大部分。本文对数据通路的每个模块:桶式移位器、算术逻辑单元、32位布氏乘法器、寄存器堆等做了详细的设计分析,重点讲解了每个模块的工作原理以及如何使用硬件描述语言来实现其功能。接着针对每个模块,编写测试平台,进行功能仿真。最后在FPGA平台上实现,针对不同的综合优化方式,比较电路所消耗的逻辑资源和工作性能,为设计者选择实现方式提供了实验依据。
张晗[3]2011年在《基于32位RISC体系结构的微处理器设计与研究》文中提出基于RISC架构的处理器是通用高性能处理器的一种。其架构简洁，运行效率高，在高性能计算，嵌入式处理，多媒体应用等各个领域得到了广泛应用。基于硬件描述语言的CPU IP核具有可以根据应用裁减，易于调试，便于集成的特点，使得处理器IP核的设计、研发和应用得到快速发展。本文讨论了处理器指令系统架构，研究了微处理器的数据通路，完成了处理器流水线功能的划分，进行了处理器微体系结构设计，对设计的IP核进行了系统功能仿真。并将IP核下载到FPGA，设计的指令编译后放入相应存储器，对处理器的IP进行了硬件验证，验证结果满足处理器设计的功能要求。论文设计实现的32位RISC处理器IP核，具有5级流水线架构，具备常用的七十一条指令。设计过程中解决了数据相关、结构相关及转移相关等问题，并实现了可屏蔽的中断系统。本设计体系简洁，易于扩展，非常适合以IP核的形式应用于FPGA芯片，作为嵌入式设备的单片机或MCU来使用。本论文的流水线处理器所采用的设计方法和设计的处理器IP核，对今后进行CUP设计研究有很好的参考价值。
夏军[4]2004年在《32位RISC微处理器设计研究》文中研究说明随着VLSI工艺水平的提高,如今能够把整个电子系统集成到一块或几块芯片上(SoC)。SoC的出现能够在改善系统性能的同时减小系统的功耗、尺寸和成本。SoC设计成败的关键在于其中的RISC微处理器的设计。同时随着半导体工艺技术的提高、体系结构技术的不断发展以及应用需求的不断提高,对高性能嵌入式微处理器产品的需求量也越来越大。本文在介绍了各种商业主流RISC微处理器的技术特点后讨论了一种32位高性能RISC微处理器的设计方法,重点在于其逻辑设计,包括:指令集结构设计、RISC CPU设计、层次化存储器系统设计和其它功能单元设计。随后我们对RISC微处理器进行了功能验证,它包括两个方面:系统级仿真与FPGA硬件验证。实验表明,我们所设计的电路达到了预期的目标,并且在速度、面积等指标上有着较好的性能。本文提出了一种对集中式控制器单元进行划分的方法并根据该方法确定了RISC CPU的体系结构。这种结构不仅利于进行调试和扩展而且流水线的暂停信息不会在多个流水段内进行传递,因此对流水线的速度不会附加额外的负面影响。本文提出了一种完全去掉由RAW冒险在流水线中所引起的“气泡”的方法。本文提出了一种显着缩短程序的执行时间的方法。当转移指令处于指令译码段时就能够判断转移发生与否和确定下一条要取的指令的地址,这使得在转移指令之后只需插入一条空指令。这种方法显着地缩短了程序的执行时间。本文提出了流水线暂停的两条原则并根据这两条原则产生了流水线中各个流水段的暂停信号。仿真波形表明,这些信号能够使流水线正确地暂停与恢复。本文采用了不同的方式产生从指令MMU送往指令Cache和从数据MMU送往数据Cache的是否可缓存标志信号。在任何情况下指令存储器所对应的地址空间都是可缓存的。这在功能上是正确的,同时减少了指令存储器的访问次数和去掉了一个异步环路。这改善了整个系统的时序。本文研究了RISC微处理器的低功耗设计技术并给出了一种支持动态和静态功耗管理的功耗管理单元的设计方法。本文研究了RISC微处理器对WISHBONE SoC接口的支持并给出了一种采用<WP=5>WISHBONE协议的总线接口单元的设计方法。本文介绍了在进行系统级仿真时所采用的两种配置管理方法。通过这两种仿真管理方法,对于一种特定的仿真,仿真环境的使用者能够以最快的速度决定在该仿真中要使用哪些模型从而提高了仿真效率。最后,给出了设计的FPGA硬件验证方案。比较了系统级软件仿真与FPGA硬件验证两种方式所能得到的吞吐率并论证了FPGA硬件验证的必要性。总的来说,该微处理器在应用方面具有很好的性能,并且实现简单,规模可扩展性好,具有开放的SoC接口。
郑宜嘉[5]2017年在《一种兼容MIPS32指令集的RISC微处理器的设计与验证》文中指出随着科技的高速发展,微处理器以其强大的可编程能力和高性价比,已广泛地应用在我们日常生活的各个方面,深刻影响着国防、民用等关键领域。而我国无论是在微处理器设计还是制造工艺上,都落后于国际先进水平。研究设计高性能微处理器已变得非常迫切。本论文重点研究了32位MIPS微处理器体系结构,采用五级流水线,设计了一款与MIPS32指令集架构兼容的32位RISC微处理器,该微处理器通过Wishbone总线控制PWM模块输出的占空比可调方波完成电池恒功率输出。本文主要完成的工作如下:通过对微处理器流水线技术、MIPS32指令集构架和PWM工作原理的研究,提出了一款专用微处理器的整体结构。设计过程分为微处理器内核设计和外设设计两部分。在微处理器内核设计的基础上,分别采用哈佛结构、数据前推和延迟槽指令的方法解决了流水线结构“相关”、数据“相关”和控制“相关”。外设设计中完成了MIPS微处理器内核的总线接口模块和PWM模块的设计,成功将MIPS内核和PWM模块挂接到Wishbone总线上。并且为了后期样片测试需要,设计了一种IC参数一次性可编程熔丝修调电路,该电路相对传统电路减少了电路所占用的面积,具有结构简单,成本低等优点。最后,本文对设计的微处理器提出了验证方案,通过搭建Modelsim验证平台,对微处理器内核和外设进行了全面的仿真验证,保证了其功能的正确性。验证结果表明:所设计的微处理器能够正确完成指令的运行,并能准确地控制PWM模块产生占空比可调的方波输出。
辛明瑞[6]2006年在《面向空间应用的容错RISC处理器体系结构研究》文中提出我国目前星载计算机使用的微处理器不具备单粒子翻转(SEU，Single Event Upset)的容错能力，导致必须依靠系统级的容错设计达到空间应用的可靠性要求，制约了系统实时性能的提高，难以满足卫星与深空探测技术发展的需要。论文以星载计算机的需求为背景，重点研究应用于空间辐射环境中高性能微处理器的容错体系结构，提出了一套完整的微处理器片上容错设计方案，并研究其实现技术，设计实现了两款具有自主知识产权的能够容忍单粒子翻转故障的高性能微处理器芯片，并流片成功。论文取得了如下的创新性研究成果：1、全面分析了SEU对微处理器危害的机理，提出了一个体系完整的微处理器片上容错设计方案，并在LSFT32系列微处理器芯片的设计中进行了实验验证。2、提出了一种连续纠错的流水线结构，能够连续检测并纠正寄存器文件中的数据错误，并及时更新寄存器文件。3、提出了一种自主恢复的存储器控制器结构，设计了具有自动回写的存储器控制器，数据错误处理完全不需要处理器的干预。4、提出了一种可控的片上故障注入机制，提供了软件可控的故障模式，有力地支持了容错技术的验证。5、利用0.5μmCMOS工艺抗辐射工艺库和定制存储器，研制了我国第一个辐射加固型32位RISC微处理器芯片LSFT3201(BM3801)，主频25MHz，抗辐射总剂量指标达到300krad(Si)；在LSFT3201的基础上通过集成浮点处理单元，改进流水线纠错结构和故障注入机制，利用0.18μm常规CMOS工艺，研制成功能容忍单粒子翻转故障的浮点微处理器芯片LSFT3202(BM3802)，主频达到175MHz。LSFT32系列容错微处理器的研制成功，对于缓解我国航天领域对国外抗辐射加固微处理器的依赖，将起到积极的作用。
尤菲菲[7]2008年在《32位嵌入式RISC微处理器设计》文中研究指明随着无线通信、多媒体以及互连网技术的发展,电子产品对数据处理量的要求越来越大,对系统运行速度的要求也越来越高,集成电路技术的进步与发展使得可重用性和短设计周期性成为硬件设计的焦点。因此,8位微处理器必将在不久的将来被32位微处理器所取代。然而,目前大多数的微处理器公司的处理器,只支持一端存储——大端存储或小端存储,会给编译器的编译带来麻烦。业界所广泛采用的Barrel shifter,占用大量多路选择器资源,在价格和应用等方面并不是国内中、低端产品的最佳选择。因此,32位嵌入式微处理器技术在国内中、低端产品的应用上,有着很大的发展空间。论文依据MIPS32指令系统,以及冯·诺依曼体系结构的特点,提出了32位嵌入式RISC微处理器sfmi_cpu的整体架构,完成sfmi_cpu微处理器的RTL设计实现。采用层次化设计方法,按功能的不同划分为6个模块,所有模块均采用硬件描述语言Verilog HDL实现,并采用有限状态机来提高处理器的稳定性。为了提高微处理器的工作效率,在sfmi_cpu微处理器设计实现的基础上,深入研究了流水线技术及相关问题的解决方法,改进了传统5级流水线结构,并基本解决了数据相关、结构相关和控制相关的问题。为了验证RTL代码及解决流水相关问题的有效性,建立软件测试平台,对sfmi_cpu微处理器进行功能仿真、逻辑综合、布局布线、时序仿真,证明设计理论的有效性。通过验证测试所得到的相关数据表明,论文所设计的32位微处理器sfmi_cpu,相对于目前在在中、低端市场所普遍应用的8位微处理器,在速度上得到了一定的提高。
张琰[8]2008年在《RISC结构专用指令密码处理器研究与设计》文中提出传统上实现密码算法都是采用专用密码芯片和通用微处理器两种途径。专用密码芯片由于针对固定算法进行加密,速度快但灵活性较差;而通用微处理器虽然具有很大的灵活性,但密码处理速度较低。本文针对上述矛盾在RISC通用微处理器架构的基础上,研究并设计能高效实现分组密码算法的专用指令密码处理器。论文分析了RISC处理器在实现密码算法中存在的问题,结合密码应用的特殊要求,提出了RISC结构专用指令密码处理器融合型结构模型。该融合型结构对RISC结构进行了全新设计,融合了密码处理功能,能够有效地提高密码处理性能。论文扩展了一类专用密码运算指令,高效实现了分组密码处理中的S盒代替、比特置换、移位、有限域GF(2~8)域上矩阵乘法和算术模运算操作,大幅度提升了指令的执行效率;论文设计了一种能够灵活寻址的混合存储结构,对数据采取数据存储单元和专用存储单元共同存储的方式,加快了处理器对数据的访问速度;论文研究了密码处理中的资源相关、数据相关及控制相关问题,构造了适合密码运算的5级流水线结构,最后基于FPGA进行了实现。论文使用专用软硬件验证系统对实现结果进行了系统验证和性能分析。结果表明,本文所设计的RISC结构专用指令密码处理器可以灵活、高效地实现分组密码算法,能够满足分组密码处理的需求。
郑永贵[9]2012年在《基于FPGA的32位RISC微处理器的设计与实现》文中认为基于RISC架构的MIPS指令兼容处理器是通用高性能处理器的一种。其架构简洁，运行效率高，在高性能计算，嵌入式处理，多媒体应用等各个领域得到了广泛应用。基于FPGA的微处理器设计具有易于调试，便于集成的特点。在片上系统设计方法日趋流行的趋势下，掌握一套复杂的微处理器设计技术十分必要。论文首先概述了MIPS指令集的重要特征，为讨论微处理器的具体设计奠定基础。本设计实现了一个具有标准的32位5级流水线架构的MIPS指令兼容CPU系统。具备常用的五十余条指令，解决了大部分数据相关，结构相关，乘除法的流水化处理等问题。文章的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。随后按照指令执行过程中需经历的五个阶段，详细描述了微处理器中各阶段的逻辑设计。为了提高微处理器的工作效率，在微处理器设计实现的基础上，深入研究了流水线技术及相关问题的解决方法，改进了传统5级流水线结构，并基本解决了数据相关、结构相关和控制相关的问题。在完成了微处理器的整体逻辑设计后，借助EDA工具对微处理器的工作状态进行了软件仿真，给出仿真结果，仿真波形验证了微处理器的工作符合预想。最后用EDA工具对设计代码综合、实现，并下载到FPGA上，进行了简单的硬件验证。通过验证测试所得到的相关数据表明，论文所设计的32位微处理器满足设计要求，其最高时钟频率达到了12.376MHz。
江艳[10]2005年在《64位RISC处理器的结构设计及仿真》文中进行了进一步梳理随着信息技术的发展,为了满足高速信息处理和复杂智能控制的要求,以微处理器为控制核心的电路系统应用日益广泛。微处理器体系结构方面的研究和设计,可以推动我国集成电路的发展,满足信息产业发展的要求。 本论文的研究内容是深圳艾科创新微电子有限公司承担的国家高技术研究发展计划(863计划)项目的一部分。VEGA处理器由定点执行单元、储存子系统(MMU、I-Cache和D-Cache)、寄存器堆、流水线控制单元和总线接口单元BIU五部分组成,采用五级流水线执行指令。本论文完成流水线控制单元的设计与实现、VEGA处理器的系统测试与仿真及FPGA验证。其中,重点是流水线控制尤其是异常处理子系统的设计与实现。 本论文的研究工作包括: 1.系统地开展了有关64位RISC处理器中流水线控制部分的研究和设计。按照功能将流水线控制部分划分了不同模块,然后按照自顶向下的思想进行了该部分的设计与实现。所设计的流水线控制部分主要包括Forwarding单元、HDU单元、异常处理子系统等,这其中重点是异常处理子系统的设计与实现。 2.系统控制协处理器CP0中的Exception操作。CP0堆中的寄存器主要支持虚拟存储管理、运行模式转换及异常处理功能。本论文中,我们主要讨论在发生流水线异常时,CP0的操作,包括保存现场、Kernel模式转换、软件程序加载等一系列动作。 3.异常处理子系统及VEGA系统的功能仿真。对VEGA异常处理子系统在模块级、子系统级和芯片级叁个层次上分别进行功能仿真。 4.VEGA处理器的FPGA验证。测试大量应用程序如WORD、MP3等,最终通过WinCE3.0和Linux操作系统的测试。 通过本论文的研究,为我国设计研制具有自主知识产权的嵌入式微处理器积累了经验。
参考文献：
[1]. 基于MIPS指令集的RISC微处理器控制模块的设计与实现[D]. 邹志斌. 华中科技大学. 2008
[2]. 嵌入式微处理器的设计分析与仿真验证[D]. 李川. 北京交通大学. 2008
[3]. 基于32位RISC体系结构的微处理器设计与研究[D]. 张晗. 西安电子科技大学. 2011
[4]. 32位RISC微处理器设计研究[D]. 夏军. 华中科技大学. 2004
[5]. 一种兼容MIPS32指令集的RISC微处理器的设计与验证[D]. 郑宜嘉. 西安电子科技大学. 2017
[6]. 面向空间应用的容错RISC处理器体系结构研究[D]. 辛明瑞. 西北工业大学. 2006
[7]. 32位嵌入式RISC微处理器设计[D]. 尤菲菲. 哈尔滨理工大学. 2008
[8]. RISC结构专用指令密码处理器研究与设计[D]. 张琰. 解放军信息工程大学. 2008
[9]. 基于FPGA的32位RISC微处理器的设计与实现[D]. 郑永贵. 河北工业大学. 2012
[10]. 64位RISC处理器的结构设计及仿真[D]. 江艳. 西北工业大学. 2005
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