陈滨[1]2003年在《低相噪LC VCO的研究设计与制作》文中认为本课题旨在通过对低相噪宽带VCO的基本原理、国内外在这方面的进展，结合国内的实际情况进行研究，总结和开发出自己的方法，形成自己的理论。并把它运用于实践，以制造出低相噪的宽带VCO。由于加入高Q元件，如：同轴谐振器、介质谐振器等，会导致振荡器带宽比较窄，目前的宽带VCO一般采用电感电容 (LC)作为谐振元件，辅之以大变容范围的变容二极管，达到宽带的目的。本课题到目前阶段，主要进行了低相噪LC VCO的研究及制作，宽带的研究还未深入进行（目前能达到一般水平）。在低相噪研究中，综合了各方面的情况，运用了当今低相噪VCO的研究成果，并提出了自己的对谐振电路结构进行总体把握，从而准确得知电路的工作状态的思想和理论。运用此方法，在论文中结合本VCO电路拓扑结构，详细推导和论证了低频振荡产生的原因，并提出了避免发生低频振荡的措施。使低相噪VCO的设计及调试能免于低频振荡的干扰，从而有利于提高VCO的各项指标。在之后的调试过程中也结合上述方法和理论进行调试， 从而使此VCO达到了相当好的工作状态。实际设计制作并完成调试的VCO，其相位噪声达到了相当高的指标，在自由振荡（未加锁相环PLL）、高压控电压状态下，在912MHz，偏离载频10KHz 处，相位噪声为 -105dBc/Hz ；换了一个质量更好的电感后，在781MHz ，偏离载频10KHz 处，相位噪声为 -109dBc/Hz。其宽带性能也不差，目前，由于制作此VCO主要目的是检验它的低相噪指标，对带宽未做仔细的考虑，在印制板布版时未留出适当的结构及足够的空间以容纳足够的变容二极管，致使它的压控范围及宽带状态下的相位噪声指标受到一定的限制，但就目前状况下，已能达到在920MHz至981Mhz的60MHz压控范围内，在偏离载频10KHz 处，达到-100dBc/Hz的相位噪声指标。在对印制板作出相应的修改后，相信能达到更高的指标。总的说来，本课题到目前已经取得了相当好的效果，随着课题的进一步开展，相信能取得更好的效果。
崔俊[2]2015年在《基于DDS和PLL的低相噪频率合成器的优化设计》文中进行了进一步梳理随着现代社会计算机技术的不断发展,网络通信的工作量日益增大,这对现代通信系统而言是一个巨大的挑战,大量的信息传递和通道的并行对通信设备提出了很高的要求。物联网、雷达和测试仪器等各方面的发展都需要一个性能优异的频率合成器提供信号源,对频率源的频带范围、相噪和杂散表现、频率稳定度以及跳频时间都提出了更高的要求。信息化时代带动通信产业的不断发展,频率源作为电子通信系统中的关键模块,拥有着巨大的市场需求和广阔的发展前景。这也促使工程师们对其性能进行不断地提升和完善。本文首先介绍了频率合成技术的相关理念、实现方式以及锁相式频率合成技术的国内外发展情况和研究背景。简单阐述了锁相环结构的基本理论,并分析了其相位噪声和杂散特性。之后,基于现有的DDS模块研究讨论了多种DDS+PLL的优化方案,包括DDS与PLL环外混频、DDS与PLL环内混频、DDS直驱PLL和DDS直驱结合内插的结构,并确定了初步的技术方案,针对此结构滤波困难的问题,相应设计了一个预锁定结构来辅助锁定,改变主环反馈频率便于滤波处理。在兼顾成本和系统复杂度的基础上,最终确立了采用具备双环结构的DDS与PLL环内混频方案。根据确立的方案进行合理的器件选型、仿真设计,参考芯片的数据手册搭建了完整的电路原理图,完成了PCB版图的绘制,并逐步焊接与完成了系统的制作。最后的测试表明,所制作的频率源具有优异的相位噪声表现,在10kHz频偏处的相位噪声优于-115dBc/Hz,杂散抑制优于-67dBc,后续针对系统输出频率范围和锁定时间的不足提出了改进建议。
李海华[3]2016年在《小步进、低相噪频率合成器的设计与实现》文中认为频率合成器经过了近八十年的发展,在现代电子系统中的位置变的至关重要,它通常给电子系统提供本振或者激励信号,并决定整个系统的优劣。当代通信技术和电子测量行业发展迅猛,学者们一直在探索获得更稳定的通信和更高的测量精度,所以希望频率合成器的相噪、杂散、锁定时间、带宽符合新的要求。本文开始介绍了频率合成器的背景和基础理论知识,然后再进行方案讨论,方案讨论上由简入繁,先从最简单的单环出发,分析了该方案的弱点。然后使用了环外混频结构,环外混频结构比单环结构只能优化2.5dB,作用有限。最后确定了环内混频结构,在环路内插入了混频器降低了环内分频比,比单环结构优化14dB。本文设计中能够体现叁代频率合成技术的各自优点:倍频板为混频器本振端口提供超低相位噪声的本振频率,DDS部分使整个频率合成器分辨率变的更为精细,锁相环部分使得输出频率变的宽广。文中利用多频点替代单频点使频率合成器输出范围宽广,使用了辅助锁定装置解决了混频器的非线性产物可能导致的错锁问题。本文实物制作分叁个部分:倍频板部分、DDS部分和锁相环结构部分,每个部分进行了分别的搭建测试,最后进行总体调试。最终频率合成器的输出范围为2~4GHz,其中在3.8GHz时相位噪声为-99dBc/Hz@1kHz,杂散优于-65dBc,合成器频率分辨率为小于500Hz,该结构对以后的类似设计有参考意义。
王飞[4]2010年在《S波段小步进、低相噪频率源研究》文中进行了进一步梳理随着雷达、通信等现代电子系统的不断发展,频率合成技术已经成为限制其性能提高的一个关键技术。所以研制高性能的频率合成器已经成为现代通信技术中的一个重要研究方向。本课题以设计出兼顾小步进、低相噪和低杂散指标的频率源为目的进行研究,整个系统采用DDS驱动混频锁相环的方案,最后用硬件电路在S波段上验证方案的可行性。本文首先介绍了频率源中的几个重要模块—DDS、锁相环和压控振荡器(VCO)的基本原理。然后对频率源中的重要指标—相位噪声做了系统的分析。在理论分析的基础上,再对系统方案进行了全面的论证,论证了方案的可行性。之后进行各部分具体电路的设计,包括参考电路、DDS电路、VCO电路、混频锁相环电路和单片机电路。完成整个系统控制程序的编写。最后通过对硬件电路的设计与调试实现了在2280MHz~2380MHz频率范围内、步进为1Hz的跳频输出。测得输出信号在频偏10kHz处的相位噪声为-89dBc/Hz,而杂散指标由于未进行电磁屏蔽,所以与理论指标有差距。最后对实际测试指标进行分析,总结了整个频率源电路设计中存在的问题,为下一步工作指出了方向。
黄学金[5]2015年在《X波段低相噪频率综合器设计》文中指出介绍了一种X波段低相噪频率综合器的实现方法。采用混频环与模拟高次倍频相结合的技术,实现X波段跳频信号的产生。采用该技术实现的频率综合器杂散抑制可达-68 d Bc,相噪优于-99 d Bc/Hz@1 k Hz,-104 d Bc/Hz@10 k Hz,-106 d Bc/Hz@100 k Hz。重点论述了所采用的低相噪阶跃倍频的关键技术,详细分析了重要指标及其实现方法,实测结果证明采用该方法可实现给定指标下的X波段低相噪频率综合器。
房惠宇[6]2018年在《应用于超宽带毫米波频率源的24~28GHz VCO设计》文中进行了进一步梳理随着无线通信技术的快速发展,低频段频谱资源越来越稀缺,毫米波无线通信技术由于丰富的频谱资源和快速的传输速率逐渐成为国内外的研究热点。在无线通信系统中,频率源作为提供高精度、高稳定度的频率的核心部件,其性能直接影响整个系统。在高频段,常用锁相环(Phase-Locked Loop,PLL)电路作为频率源。而在锁相环中压控振荡器(Voltage Controlled Oscillator,VCO)作为核心部件,其性能好坏直接影响锁相环的输出信号的质量。本文基于0.13μm SiGe BiCMOS工艺,设计了应用于超宽带毫米波频率源的24~28GHz VCO。本文比较了环形振荡器、科尔皮兹振荡器和交叉耦合振荡器的相关性能,并基于共集电极差分科尔皮兹(Colpitts)振荡器结构设计电路。根据前人的研究,本文对此电路尤其是VCO中的谐振电路进行了优化。在VCO的谐振电路中,首先在可变电容两端串联隔直电容,使得VCO能充分利用调谐电压的变化范围。然后在谐振电路中新增了一组并联电容,增大了VCO的调谐范围,减小了VCO的相位噪声。在电源电压3.3V,TT工艺角,调谐电压0~3.3V以及温度分别为-55、27、85和125℃时对设计的压控振荡器进行路场混合后仿真。仿真结果表明,TT工艺角,27℃下,压控振荡器的工作频率为23.95~30.00GHz,相位噪声为-82.70~-85.49dBc/Hz@100kHz,-102.92~-105.84dBc/Hz@1MHz,核心工作电流为13.78~13.85mA。本文设计的压控振荡器满足超宽带毫米波频率源的要求,对今后Ka波段压控振荡器的设计具有参考意义。
王俊椋[7]2016年在《深亚微米级CMOS数字广播无线接收前端中频率综合器的研究》文中提出广播与通信的数字化一直以来都是无线通信技术发展的重要方向。近年来出现了许多数字广播标准,如DRM (Digital Radio Mondiale)和DAB(Digital Audio Broadcasting)。本文主要对数字广播接收机芯片中的频率综合器进行分析研究,基于SMIC 0.18μm CMOS工艺设计完成了适用于数字广播系统的锁相环频率综合器模块,并进行了流片验证,最终与接收芯片进行了系统级测试与验证。本文主要研究内容创新点为：1.对目前主流的锁相环结构进行了分析与设计,根据数字广播中频率综合器的设计指标,选择了整数分频电荷泵锁相环结构,进行了模块参数制定与优化,对各模块指标进行了分配并进行了行为级的仿真。2.对LC调谐的压控振荡器(LC-VCO)进行了研究与设计。基于LTI模型与LPVT模型对相位噪声的产生机理与优化手段进行深入研究与分析,提出通过插入漏极电阻进行相位噪声优化的方法,并进行相关的定量分析；针对所需频段,对谐振腔电容及电感的数值比例进行定量计算与仿真,优化了无源器件的结构与参数。针对所设计的LC-VCO调谐范围与控制模式,设计并实现了基于查找表的自动频率校准模块。电路采用中芯国际SMIC 0.18μm RF-CMOS工艺实现,对芯片进行键合测试。测试结果表明：设计的LC-VCO达到设计指标,并且具有优越的相位噪声特性,自动频率校准模块能够完成校准功能。3.对锁相环反馈分频器进行了研究与设计。针对数字广播系统的特殊性,反馈分频器具有分频比大、分频范围宽等特点。针对系统要求,本文设计了适用于宽带VCO输出信号的电流模逻辑(CML)结构双模预分频器,并对其噪声抖动性能进行分析与研究；针对PS计数器模块,本文设计了适用于毛刺抑制的触发器结构。电路采用中芯国际SMIC 0.18μm RF-CMOS工艺实现,对芯片进行键合测试。测试结果表明：所设计的电路能够在宽频带输入情况下完成分频功能。4.对鉴频鉴相器与电荷泵进行了研究与设计。本文采用无死区PFD结构,采用差分信号控制电荷泵电流的充放电；通过分析电荷泵的非理想特性对输出杂散的影响,提出了双误差放大器电荷泵结构,优化其电流失配性能。电路采用中芯国际SMIC 0.18μm RF-CMOS工艺实现,对芯片进行键合测试。测试结果表明：所设计的鉴频鉴相器逻辑正确且无死区,所设计的电荷泵结构改善了输出电流失配特性。5.对输出正交分频器进行了研究与设计。基于本振方波迭加原理,对谐波混频与谐波抑制原理进行分析与研究,设计了适用于谐波抑制混频器的正交分频器模块,该模块针对低频本振能提供8路正交信号,以构成谐波抑制混频器所需的伪正弦信号。针对L波段高频本振,则产生4路25%占空比的信号,以提高混频器的转换增益。电路采用中芯国际SMIC 0.18μm RF-CMOS工艺实现,对芯片进行键合测试。测试结果表明：正交分频器能够正确输出所需正交信号,并且配合谐波抑制混频器能够改善对叁次与五次谐波的抑制特性。6.对所设计的锁相环进行了芯片集成,实现了完整的锁相环功能,并且配合射频通道模块进行了整体接收机芯片的集成,最终实现了完整的数字广播接收系统,并给出了相关测试结果。在实验室环境下,成功实现了数字音频信号的无线传输与接收。
刘法恩[8]2015年在《基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究》文中研究说明随着无线通信技术的高速发展和人们对高速短距离通信需求的不断提高,应用于毫米波频段的通信技术,作为一种具有巨大发展潜力的新型无线通信技术已成为近年来的研究热点。因此,毫米波集成电路的研究设计受到大家越来越多的关注。早期的毫米波集成电路大多采用GaAs和InP工艺来实现,由于工艺的限制,使得电路难以大规模集成,且电路加工成本较高。相比之下,CMOS工艺在集成度、成本和功耗方面有着难以取代的优势,以CMOS工艺为基础的毫米波通信系统是未来无线通信电路发展的必然方向,与此同时,其特征频率的不断提高使得以CMOS工艺实现毫米波集成电路成为可能。因此,本文研究基于CMOS工艺的毫米波锁相环频率综合器集成电路。作为无线收发机核心组成模块,锁相环频率综合器电路直接影响整个收发机性能的好坏,是实现无线收发信机全集成的关键瓶颈。本文在973项目的支持下,主要致力于CMOS工艺毫米波锁相环电路,包括压控振荡器VCO (Voltage Control Oscillator),可编程多模分频器MMD (Multi-Modulus Divider),鉴频鉴相器PFD (Phase Frequency Detector)和电荷泵CP (Charge Pump)等的研究与设计。针对毫米波段的锁相环频率综合器设计相关的难点提出相应的解决方法。取得的主要研究成果如下：鉴于毫米波频段可变电容Q值降低对VCO相位噪声的影响,采用增强Q值的开关电容阵列来提高谐振网络的Q值,同时拓展VCO的调谐频率范围。此外,电路只引入PMOS交叉耦合对来提供负阻,以降低闪烁噪声对VCO相位噪声的影响。采用TSMC 90nm CMOS工艺实现了一种30 GHz的宽带低噪声VCO芯片。测试结果表明：该VCO的调谐范围为25～30.66 GHz,整个频率调谐范围内1MHz频偏处的相位噪声为-96.2～105.4 dBc/Hz,核心电路最大工作电流为10.5 mA.对高速二分频器电路进行了详细的调研,并进行理论分析和设计方法研究。重点研究高速注入式二分频器拓展锁定范围的方法,基于TSMC 90nm CMOS工艺给出了两种高速超宽带注入式二分频器芯片：27.2～42.3 GHz直接注入式二分频器和26～47.9 GHz双注入式二分频器。测试结果表明：两种芯片均具有良好的性能,锁定范围超过40%,与已报道的研究成果相比,具有更优的综合性能。为了实现频率综合器的多通道输出,本文设计了高速低功耗可编程分频器芯片。为了提高电路的工作速度,详细分析了电路关键信号通路的时延,优化电路结构设计以提高电路的工作速度：为了降低工作电流,电路设计采用低功耗电路结构,同时创新性地提出了无驱动缓冲电路结构,通过理论分析注入式高速二分频器锁定范围和输出功率的折中关系,合理设计相关参数以获得足够的输出信号功率来直接驱动同步双模分频器,同时保证较宽的锁定范围。基于TSMC 90nm CMOS工艺设计了两个可编程分频器：10.2～18.3 GHz连续可编程分频器设计和25.4～33.5 GHz可编程分频器设计。测试结果表明：两种芯片的功耗分别为12.1 mW和15.8 mW,与已报道的研究成果相比,均具有更低的功耗。基于TSMC 90nm CMOS工艺设计了鉴频鉴相器和电荷泵级联电路芯片,详细分析了影响PFD和CP性能的各个因素。为了拓展PFD的鉴相范围,通过时序分析的方法获得影响鉴相范围的关键延时,并进行针对性优化设计。为了使所设计的CP具有充放电电流匹配特性好、抖动小,输出电压范围宽,电流毛刺少等优点,提出了一种改进型电流舵CP设计。电路采用电流补偿电路,加速锁定电路,毛刺抑制电路等辅助模块电路来提高性能。测试结果表明：PFD和CP级联电路的逻辑功能正确,性能优良。1.2 V电源电压下,PFD的鉴相范围为-354°～354°,CP的输出电流为92μA,在0.2-1.1 V输出电压范围内电流失配比小于1.1%,电流抖动小于4%。基于上述的模块电路,采用TSMC 90nm CMOS工艺设计实现了一种工作于Ka波段的锁相环频率综合器芯片。文中给出了环路指标的预算和电路结构的设计,并针对毫米波段频率综合器电路设计所存在的特有难点,如寄生增大、串扰严重、级间驱动困难等,对整体电路的结构,系统参数以及版图设计进行优化。另外,电磁场仿真工具被应用于电路的设计中来保证模块电路工作频率的准确性。该锁相环频率综合器采用1.2 V电源电压供电,工作电流仅为32 mA,在28-32.7 GHz的锁定范围内,输出频率分辨率为100MHz,在1MHz频偏处的相位噪声为-91.6～-99.2 dBc/Hz,参考杂散低于-50 dBc。测试结果表明频率综合器满足应用要求。
宋坤[9]2011年在《宽带射频接收前端电路与系统设计》文中研究指明高性能宽带接收机广泛应用于军事通信和民用通信中,现代接收机系统除了具有高线性、高灵敏度、大动态范围等特点外,对射频前端电路系统的宽带化设计要求越来越高。本文紧密结合科研课题,对宽带射频接收前端电路与系统进行了深入研究,重点对射频接收前端关键部件进行了宽带化研究设计,并完成了小型化宽带射频接收前端系统的研制任务。论文的主要研究成果可概括为以下几方面:1.对适用于超宽带无线通信的新型印刷天线进行宽带化研究设计。首先,提出了一种火焰型印刷单极子天线结构,采用自相似缝隙加载的办法展宽天线的工作带宽;其次,对具有较小尺寸的Open-L形缝隙天线进行了改进设计,针对其高频工作频段匹配状态差的缺陷,分别采用T形枝节加载和辐射片旋转结构展宽了天线的工作带宽,改进后的天线具有超宽带工作的能力;在此基础之上,提出一种新型双开口Open-L形缝隙结构,采用非对称馈电设计方法实现了天线工作带宽展宽设计。测试结果表明这些新型天线均具有很好的超宽带特性。2.结合当前DGS设计研究热点,对具有宽阻带特性的微带滤波器进行了设计研究。提出采用一对缝隙耦合的办法提高传统哑铃型DGS单元的阻带特性,并完成具有超宽阻带的低通滤波器的设计,新型低通滤波器在3.9~18GHz范围内具有20dB超宽阻带抑制特性;基于RSR环形缝隙谐振结构来设计超宽带带通滤波器,提出采用缝隙加载的办法来提高滤波器的选择性和带外抑制特性,新型超宽带滤波器同样具有17.6dB宽阻带抑制特性,阻带范围可到20GHz。新型宽阻带DGS微带滤波器具有小型化特点。3.采用PLL频率合成技术,对适用于宽带接收前端系统的宽带微波频率源进行了设计。基于叁阶有源环路的设计方法提高锁相环路的电压控制范围,采用正负双电源运放供电方案有效地改善运放工作零点漂移问题。实测试结果表明宽带频率合成信号具有小型化、宽频带、低相位噪声等特点。4.对宽带接收系统的AGC控制电路进行了研究设计。提出采用多PIN二极管级联和单电源控制模式对传统π型PIN电调衰减器进行宽带化改进设计,改进后的PIN电调衰减器具有DC~8GHz的宽频带衰减控制特性,衰减范围可达45dB,压控线性度和衰减平坦度好;基于π型PIN电调衰减器设计基础,提出并设计了具有大动态控制与高带外抑制的宽带AGC控制电路。5.对小型化宽带雷达接收前端电路系统进行了分析设计。针对0.5~1GHz的宽带雷达接收频段与高中频频带重迭的难题,提出采用二次变频方案解决了频谱分离的问题,降低了系统设计的难度;采用基于芯片级的信道化宽带射频接收前端系统设计方案,很好地解决2~8GHz宽频带接收的频谱划分和小型化系统集成设计难题,提高了系统设计的灵活性。测试结果表明:小型化宽带射频接收前端电路系统具有体积小、频带宽、动态范围大等特点,完全满足系统设计要求。
何其波[10]2013年在《低相噪PLL频率合成器的研制》文中研究说明频率合成器为现代通信系统和电子计算机系统提供频率源，是现代电子系统中必不可少的器件，被称为现代电子系统的“心脏”。随着现代通信技术和电子计算机技术的迅速发展和广泛应用，要求频谱资源要更加密集、有效和方便地被使用，因此对频率合成器也提出了越来越高的要求。低相位噪声频率合成器是近年来国内外的研究热点，越来越多的高性能频率合成器正在被研制出来。本文首先调研了频率合成器的研究背景、技术指标和锁相环式频率合成器国内外发展状况。接着简要介绍了锁相环路和数字式锁相环频率合成器理论基础，应用相关理论设计并制作了两个频率合成器。针对频综一的频率范围是2.65~3.25GHz，频率步进为5MHz的技术要求，在认真调研了各种低相位噪声混合式频率合成器基础上，选取双锁相环环内混频结构作为研究设计的方案，辅环输出信号与主环输出信号通过混频器进行下变频混频，降低主环的分频比，实现了降低系统的相位噪声的目标。针对频综二输出的频率是1.51GHz，在选取合适的器件的基础上采用单锁相环频率合成器的方案实现设计目标。在完成频综设计与制作后，对频率合成器进行了测试。测试结果表明，两个频率合成器的杂散抑制、跳频时间和输出功率等均符合设计的要求，同时也实现了频率合成器的低相位噪声，证明了通过选择合适的方案与器件实现低相噪频率合成器的可行性。
参考文献：
[1]. 低相噪LC VCO的研究设计与制作[D]. 陈滨. 电子科技大学. 2003
[2]. 基于DDS和PLL的低相噪频率合成器的优化设计[D]. 崔俊. 华中科技大学. 2015
[3]. 小步进、低相噪频率合成器的设计与实现[D]. 李海华. 华中科技大学. 2016
[4]. S波段小步进、低相噪频率源研究[D]. 王飞. 电子科技大学. 2010
[5]. X波段低相噪频率综合器设计[J]. 黄学金. 太赫兹科学与电子信息学报. 2015
[6]. 应用于超宽带毫米波频率源的24~28GHz VCO设计[D]. 房惠宇. 东南大学. 2018
[7]. 深亚微米级CMOS数字广播无线接收前端中频率综合器的研究[D]. 王俊椋. 东南大学. 2016
[8]. 基于CMOS工艺的射频毫米波锁相环集成电路关键技术研究[D]. 刘法恩. 东南大学. 2015
[9]. 宽带射频接收前端电路与系统设计[D]. 宋坤. 西安电子科技大学. 2011
[10]. 低相噪PLL频率合成器的研制[D]. 何其波. 华中科技大学. 2013