导读:本文包含了乘法器论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:乘法器,量子,全加器,算法,链式,检波器,电路。
乘法器论文文献综述
朱彩莲[1]（2019）在《基于乘法器同步检波电路的设计与仿真》一文中研究指出高频电子技术中,同步检波的理解和频谱分析是难点。根据同步检波的理论知识,直观地用乘法器来实现信号的调制和同步检波。通过示波器观察调制和同步检波后的信号波形,利用Multisim提供的傅里叶分析功能,分析调制和同步检波后的信号波形频谱图,实现对电路的仿真分析。仿真结果表明,利用乘法器能实现信号的同步检波。(本文来源于《电子世界》期刊2019年23期）
郑子遇,江先阳,汤知日[2]（2019）在《一种基于忆阻器的可扩展乘法器设计》一文中研究指出针对在基于忆阻器的全加器设计中,在级联时前级结构需要向后级结构输出的结果以阻值的形式储存在忆阻器中无法直接获取的问题,设计了一种将忆阻器的阻值转换为电压值以方便输出的新结构.基于提出的新结构,改进了基于忆阻器的全加器设计,以此为基础设计了基于忆阻器的乘法器,并实现了乘法器的位宽扩展.以两位乘法器为例,基于HP模型,利用LTspice XVII仿真,展示提出的读出结构可以有效支持乘法器的位宽扩展.(本文来源于《微电子学与计算机》期刊2019年11期）
宋宇鲲,郑强强,王泽中,张多利[3]（2019）在《一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计》一文中研究指出大维度矩阵乘法常采用子矩阵分块法实现,子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题,提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构,并完成了硬件设计实现与性能验证工作。主要工作如下:(1)优化了矩阵乘法的数据组织,实现输入矩阵规模与IO带宽无关,能够最大限度地利用器件内部逻辑和存储资源;(2)根据优化后数据组织形式设计了链式乘法器硬件,实现源数据计算和传输重迭操作;(3)增强乘法器对矩阵规模的适应性,所设计的链式乘法器可实时配置为多条独立链,并行多组运算;(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作,在该芯片上本文提出的链式乘法器最多支持800个运算单元,是经典脉动结构规模的8倍;在相同运算器个数下,本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。(本文来源于《电子技术应用》期刊2019年09期）
何进,衣溪琳,张子骥,贺雅娟[4]（2019）在《基于嵌入式算法容噪技术的低功耗近似乘法器》一文中研究指出本文提出一种可靠的低功耗近似乘法器设计方案,该方案基于嵌入式算法容噪技术,并且通过阈值的合理选择简化了传统嵌入式容噪方案中的检错纠错模块。我们根据这样的思路基于SMIC 180 nm工艺设计了相应的8比特乘8比特的近似乘法器。该乘法器在450 MHz的工作频率最低可以工作在1.2 V的电源电压下。与传统的阵列乘法器相比,在相同的工作频率和MSE条件下,传统乘法器可以工作在1.6 V左右,该乘法器可以工作在1.2 V左右,此时功耗可以下降约40%;与论文[1]中的嵌入式算法容噪乘法器相比,功耗可以下降约16%。(本文来源于《电子产品世界》期刊2019年08期）
万晨雨,贺雅娟[5]（2019）在《一种基于存储的乘法器查找表的近似优化方法》一文中研究指出本文提出了一种近似高输入结果存储(approximate-most-significant-multiple-storage, AMMS)的查找表(LUT)优化方法。该方法利用移位操作来替代部分存储,并将存储内容进行截位使存储位宽缩减,对基于存储的乘法器中的查找表进行了优化。该方法在一个mm位的乘法器中,可以将查找表的规模缩减至传统存储方法的1/4,并明显改善乘法器的面积延迟积(ADP),不过与此同时,该方法也因截位而产生了相对误差,该误差最大不超过2~(-m)。此外,该方法会比传统存储方法多消耗一些额外的硬件,如多路复用器,移位逻辑以及编码模块。(本文来源于《电子产品世界》期刊2019年07期）
袁素真,王艳,王玉婵,黄斐[6]（2019）在《量子乘法器的设计及其实现方法》一文中研究指出乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器迭加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。(本文来源于《重庆邮电大学学报(自然科学版)》期刊2019年03期）
吴美琪,赵宏亮,刘兴辉,康大为,李威[7]（2019）在《一种基于改进基4 Booth算法和Wallace树结构的乘法器设计》一文中研究指出以实现25×18位带符号快速数字乘法器为目标,采用改进的基4 Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟,有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺,以全定制流程设计,版图面积为0.011 2 mm2,仿真环境标准电压1.0 V、温度25℃、最高工作时钟频率1.0 GHz,系统的功耗频率比为3.52 mW/GHz,关键路径延时为636 ps,组合逻辑路径旁路寄存器的绝对延时为1.67 ns。(本文来源于《电子设计工程》期刊2019年16期）
王防修[8]（2019）在《基于脉冲神经膜系统的有符号并行乘法器设计》一文中研究指出针对现有的脉冲神经膜系统只能进行无符号二进制整数的乘法运算,而实际应用中更多地需要处理有符号整数的乘法运算,故用脉冲神经膜系统实现有符号整数的乘法运算更能满足实际需要。首先,设计了并行乘法器中并行数据的数值位与符号位的分离。其次,设计了用来计算任意两个有符号整数乘法的并行乘法器的脉冲神经膜系统。接着,设计了并行乘法器中两个并行数据的数值位与符号位的分离。最后,设计了能够执行任意两个有符号整数乘法运算的脉冲神经膜系统。系统仿真表明,所设计的脉冲神经膜系统都能准确地执行有符号整数的乘法运算。当前问题的解决,将有助于脉冲神经膜系统的生物型CPU的设计。(本文来源于《武汉轻工大学学报》期刊2019年02期）
陈晴[9]（2019）在《有限域GF(2~m)高效乘法器设计》一文中研究指出有限域GF(2~m)在密码学和纠错码等领域有许多重要的应用.在GF(2~m)定义的算术运算中,乘法是最重要的一种运算,因为其它的运算(例如幂运算和求逆运算)都可以用乘法运算来实现,因此设计高效的乘法器是非常重要的.2013年Cilardo提出了广义多项式基(Generalized Polynomial Basis,GPB)的概念,并给出C.1型和C.2型不可约五项式.2014年Xiong等人构造出了C.1型不可约五项式的高效平方器,其复杂度达到了当前最好的结果.目前关于这两类五项式的乘法器都考虑了时间复杂度优化问题,但对于时间和空间复杂度的权衡考虑的还较少.本文结合Cilardo给出的参数,在Xiong工作的基础上构造出C.2型五项式的平方器,进而针对上述两类五项式设计出高效的时-空权衡乘法器,具体工作如下:1.构造C.2型五项式的高效GPB平方器.根据GF(2~m)上的C.2型五项式参数的奇偶性将它们重新分为特定的几类,给出不同分类下所有多项式具体的GPB平方公式,并且证明了新构建的平方器达到了目前最好的结果,最少只需(2m+k_1-3)/2的异或门,时延为2T_X;2.构造C.1型五项式的Montgomery乘法器.本文在GPB的基础上结合分治算法,针对GF(2~m)域上的C.1型不可约五项式提出了一个低复杂度的比特并行Montgomery乘法器.该方法可以将域乘法分解为子多项式乘法和Montgomery/GPB平方,因此所构造出来的乘法器可以节省1/4逻辑门,而且它的时间复杂度与以前使用分治算法构造的乘法器结果基本一致;3.构造一种特殊的C.2型五项式的Montgomery乘法器.本文使用PCHS分治算法,它可以根据多项式的项的奇偶性对它们进行分类.在GPB平方的基础上选定新的参数R,这一参数的选择是由于其赖于C.2型五项式的最小项的阶(非常数),进而在新的参数的基础上构造出该多项式对应的乘法器并给出了具体的乘法公式。(本文来源于《信阳师范学院》期刊2019-04-01）
郑利京,王光义,张娜[10]（2019）在《基于忆阻器的混合CMOS乘法器设计》一文中研究指出忆阻器作为第4种基本电路元件,拥有不同于电阻、电容、电感的特质。为了研究忆阻器在数字电路中的应用,设计了一个基于忆阻器和传统的CMOS反相器的2×2乘法器。首先,建立基于忆阻器的基本逻辑门电路。然后,由基本逻辑门搭建乘法器。利用忆阻器的纳米级尺寸、低功耗、非易失性、开关速度快等优点,所设计的乘法器比传统的CMOS构建的乘法器尺寸更小,电路的功耗更低。(本文来源于《杭州电子科技大学学报(自然科学版)》期刊2019年02期）
乘法器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
针对在基于忆阻器的全加器设计中,在级联时前级结构需要向后级结构输出的结果以阻值的形式储存在忆阻器中无法直接获取的问题,设计了一种将忆阻器的阻值转换为电压值以方便输出的新结构.基于提出的新结构,改进了基于忆阻器的全加器设计,以此为基础设计了基于忆阻器的乘法器,并实现了乘法器的位宽扩展.以两位乘法器为例,基于HP模型,利用LTspice XVII仿真,展示提出的读出结构可以有效支持乘法器的位宽扩展.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
乘法器论文参考文献
[1].朱彩莲.基于乘法器同步检波电路的设计与仿真[J].电子世界.2019
[2].郑子遇,江先阳,汤知日.一种基于忆阻器的可扩展乘法器设计[J].微电子学与计算机.2019
[3].宋宇鲲,郑强强,王泽中,张多利.一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计[J].电子技术应用.2019
[4].何进,衣溪琳,张子骥,贺雅娟.基于嵌入式算法容噪技术的低功耗近似乘法器[J].电子产品世界.2019
[5].万晨雨,贺雅娟.一种基于存储的乘法器查找表的近似优化方法[J].电子产品世界.2019
[6].袁素真,王艳,王玉婵,黄斐.量子乘法器的设计及其实现方法[J].重庆邮电大学学报(自然科学版).2019
[7].吴美琪,赵宏亮,刘兴辉,康大为,李威.一种基于改进基4Booth算法和Wallace树结构的乘法器设计[J].电子设计工程.2019
[8].王防修.基于脉冲神经膜系统的有符号并行乘法器设计[J].武汉轻工大学学报.2019
[9].陈晴.有限域GF(2~m)高效乘法器设计[D].信阳师范学院.2019
[10].郑利京,王光义,张娜.基于忆阻器的混合CMOS乘法器设计[J].杭州电子科技大学学报(自然科学版).2019
论文知识图
