导读:本文包含了静态时序分析论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:时序,静态,时间,建模,可编程,门阵列,命令。
静态时序分析论文文献综述
喻伟,陈恩耀,马海燕,祝周荣,宋雷军[1]（2018）在《一种基于时延配置表的FPGA静态时序分析算法》一文中研究指出为减小现场可编程门阵列(FPGA)关键路径的延时误差,提出一种基于时延配置表的静态时序分析算法。算法建立了一种基于单元延时与互连线延时配置表的时延模型。该模型考虑了工艺角变化对延时参数的影响,同时在时序分析过程中,通过分析路径始节点与终节点的时钟关系,实现了复杂多时钟域下的路径搜索与延时计算。实验结果表明,与公认的基于查找表的项目评估技术(PERT)算法和VTR算法相比,关键路径延时的相对误差平均减少了8.58%和6.32%,而运行时间平均仅增加了19.96%和9.59%。(本文来源于《太赫兹科学与电子信息学报》期刊2018年04期）
段芬[2]（2018）在《高性能微处理器IP核的静态时序分析与设计》一文中研究指出随着集成电路行业的发展,逐步提升的设计复杂性、稳定提高的电路性能、不断缩小的芯片尺寸与不断提升的集成度等众多因素影响,对设计的电路时序有了更加高的要求。时序分析是集成电路设计中十分重要的一个方面,它能检验设计在时序上的正确性,决定芯片在指定的频率下是否能正常工作。因此,它也是芯片是否可以进行流片的重要参考点。为保证芯片在预期性能要求下能正常工作,时序验证必须考虑众多的因素,通常所使用的时序检验技术已经无法满足复杂性如此高的时序检验要求。本文旨在研究适合大型规模集成电路的静态时序分析方法,借以检查电路设计在时序方面是否准确,并保障电路设计能够在所要求的工作频率之下正常工作。基于高性能微处理器IP核的研制,对静态时序分析的基本情况进行研究,包括国内外的研究现状,静态时序的基本原理等。主要完成以下研究工作:(1)对高性能微处理器IP核内的各单元进行时序建模。基于Nanotime(NT)对不同的复杂D触发器和多米诺结构进行时序模型提取,采取不同的处理方式,解决了单元拓扑结构识别错误的问题。建立了检查机制来保证建库的准确性,并在此基础上对高性能微处理器IP核进行时序验证。(2)采用分层处理思想对IP核进行时序验证。完成了时序环境搭建和约束设置,并对含有寄生参数的门级网表进行时序验证。对时序违例路径的特点进行分析,采取相应的优化方法处理违例路径,使违例路径的时序最终达到收敛。(3)对修改前后的门级网表进行形式验证来检验功能的正确性。(本文来源于《湘潭大学》期刊2018-06-01）
鲁敬敬[3]（2018）在《FPGA静态时序分析中单元时序建模研究》一文中研究指出作为专用集成电路(Application Specific Integrated Circuit,ASIC)领域中的一种半定制电路,FPGA(Field Programmable Gate Array)的出现既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。静态时序分析(Static Timing Analysis,STA)是FPGA设计中最常用的时序分析方法,用于验证电路时序是否符合设计者规定的时序要求。STA模块运行时要读取存储单元时序信息的单元时序库文件,该文件通常由Synopsys Liberty格式单元时序建模方法生成。该方法最初是为ASIC量身定做的,虽然也可以被FPGA借鉴,但它并不十分适合FPGA。Liberty格式单元时序建模方法不能描述由单元不同配置引起的时序变化。当建模单元颗粒度较大时,Liberty格式单元时序建模方法会对单元及其时序进行重复建模。在构建时序图的过程中,使用Liberty格式单元时序建模方法生成的单元时序库无法根据单元配置构建时序图,从而导致时序图的规模过大。针对以上问题,本文主要进行了两个方面的研究工作:(1)根据FPGA的可编程特性,提出一种更加适合FPGA的单元时序建模的方法——基于FPGA单元配置的单元时序建模方法。该方法能反应由于单元的不同配置引起的时序变化。与Liberty格式单元时序建模方法相比,该方法可以避免对单元进行重复的时序建模,因此可以减少需要建模的时序弧的数量,从而大大减小单元时序库的规模。另外,由于该方法生成的单元时序库包含单元的配置信息,所以可以根据单元配置构建时序图。这样可以避免将整个单元的所有时序弧构建到时序图中,而只需要把实际用到的时序弧构建到时序图中,这样做可以减小时序图的规模,避免产生伪关键路径。(2)为基于FPGA单元配置的单元时序建模方法定义新的单元时序信息描述语句。该语句不仅可以描述基本的时序信息,如时序弧类型,延时值的格式,时序弧的起点和终点等,还可以描述时序弧对应的单元配置信息。使用新的单元时序信息描述语句,可以顺利进行单元时序库的建模。通过进行上述研究工作,本文设计实现了新的单元时序建模方法。本文通过对大量的电路测试用例进行测试分析,验证了本文所用EDA(Electronics Design Automation)软件功能的正确性。本文在验证STA模块正确性的同时也就验证了新的单元时序建模方法的可行性。本文还对STA模块的性能进行了分析,通过与主流EDA软件ISE的静态时序分析结果进行对比,验证了STA模块时序分析的精确性。另外,本文在实现STA算法的过程中,使用实际测量的数据比较了两种基本图的搜索算法——深度优先搜索(Depth First Search,DFS)算法和广度优先搜索(Breadth First Search,BFS)算法遍历时序图时的效率,为STA的开发提供了理论和实践参考依据。(本文来源于《武汉理工大学》期刊2018-03-01）
翦彦龙[4]（2018）在《基于28NM工艺ASIC芯片的静态时序分析与优化》一文中研究指出随着智能时代的到来,芯片功能越来越复杂,时钟频率越来越高,设计规模越来越大,对集成电路的设计提出了新的挑战。只有满足时序约束,才能实现正确的芯片功能,所以芯片的时序检查工作就显得至关重要,同时正确有效的时序优化方法也是芯片设计的重点。本文基于UMC 28nm工艺条件下对MCU芯片内部模块进行物理设计,模块规模达到1200万门,并通过EDA工具PrimeTime进行静态时序分析(Static Timing Analysis,STA),并通过工程更改命令(Engineering Change Order,ECO)完成时序优化。为了使芯片满足多种约束条件和工作环境,采用多端角多模式(Multi-Mode Multi-Corner,MMMC)分析方式,本次设计中使用多种工艺、电压、温度(Process Voltage Temperature,PVT)工作环境和叁种约束条件,共构成了 18中分析模式。本文设计中片上误差(On-Chip Violation,OCV)系数高达18%,对于高频率时钟的芯片设计,会引起很多时序违例。对于在延迟计算时公共路径延迟过于悲观而导致时序违例,采用去除悲观公共路径(Common Path Pessimism Removal,CPPR)的计算方法。对于时序分析中出现的建立时间、保持还见违例以及设计规则违例(Design Rule Viration,DRV),提出了 ECO优化方法,如插入延迟单元、增大或者减小单元驱动等方法。本文讨论了设计中出现建立时间和保持时间违例竞争的情况,采用了调节时钟树和设计约束的方法,相比较传统优化逻辑路径,减少了迭代次数,加快了时序收敛。对于PT时序结果中出现的大量违例,分析发现PT和Innovus时序结果不一致,采用合理的设置方法使两者结果达成一致,提高了验证的准确性。同时对于芯片的低功耗要求,采用兼顾时序和功耗的方法,使低阈值单元面积比率达到10%,静态功耗降低33%。(本文来源于《天津工业大学》期刊2018-01-17）
王冬[5]（2017）在《FPGA静态时序约束方法分析》一文中研究指出采用良好的时序约束方法,使FPGA的静态时序分析结果更接近实际电路。文中简述了FPGA静态时序分析(STA)中时序约束的基本概念,重点针对时序分析中群组定义、时钟域、端口信号等关键时序问题给出了时序约束方法,并通过实例演示进行了说明。(本文来源于《空间电子技术》期刊2017年05期）
刘国斌,左丽丽,陈云,祝周荣,刘伟[6]（2017）在《基于锁存器路径的静态时序分析在第叁方验证中的应用》一文中研究指出随着可编程逻辑门阵列(FPGA)设计规模的扩大,静态时序分析可有效减轻时序仿真的负担,缩短项目周期;常见的静态时序分析(STA)多是基于触发器(FF_Based STA),对触发器的STA算法研究已经比较成熟;但FPGA综合后网表可能会产生锁存器,而锁存器的STA与触发器的STA在算法上存在差异;为保证在FPGA产品第叁方验证工作中对STA路径分析覆盖率达到100%,有必要对基于锁存器的时序分析(Latch_Based STA)做研究;阐述了锁存器"时间借入"与"时间借出"的概念;分析了"锁存器宽裕时间(slack time)"特性,绘制了其函数图;在某FPGA第叁方验证项目中使用STA工具Prime Time(一种计算机模型分析工具),分别对由"时间借入"、"时间借出"而导致"时序松弛"和"时序收紧"两种情况做了计算和分析,对STA路径分析覆盖率达到了100%,满足了第叁方验证要求。(本文来源于《计算机测量与控制》期刊2017年09期）
胡云生,胡越黎,王伟平,承文龙,杨晔晨[7]（2017）在《16nm工艺下的新一代静态时序分析技术SOCV》一文中研究指出工艺偏差在更加先进的工艺节点上别的尤为重要;最初使用工艺偏差方法学(on-chip variation,OCV)使用一个系数因子在整条时序路径上放大缩小来模仿工艺变化,这种方法学过于悲观;先进的片上误差方法学(advanced ocv,AOCV)可以在不同的时序路径上不同的逻辑深度添加不同的系数因子来模拟工艺误差;但是这种方法学分析的时间太长,消耗的内存太多,并且分析的场景出现的概率很低;介绍一种在16nm下最新的一代时序分析技术-统计学片上误差分析(statistic ocv,SOCV);SOCV能够模拟某种误差使得延时出现的概率,因此SOCV较AOCV更为准确,能够去除部分特别悲观和特别乐观的场景;SOCV耗时明显要低于AOCV,因此SOCV能加快sign-off的时间。(本文来源于《计算机测量与控制》期刊2017年04期）
符杨,廖剑波,李振坤,张静炜,唐昕[8]（2016）在《考虑时序特性的主动配电网静态安全分析》一文中研究指出主动配电网(ADN)是实现间歇性绿色能源高效利用和网络优化运行的有效技术方案。静态安全分析是调度过程中提高系统运行安全性的重要工作。文中计及分布式电源、储能、可平移负荷,考虑ADN运行的时序特性,提出适用于主动配电网N-1支路故障的静态安全分析方法。首先建立了适用于ADN静态安全分析的元件时序模型和安全指标;其次考虑故障发生时段和故障期间网络运行状态两方面的时序性,提出一种ADN静态安全分析方法,该方法计及了ADN的孤岛运行与主动管理能力,以孤岛功率平衡和网络潮流约束为准则得出切负荷值,定量评估出不同时段、不同支路和系统总体的安全性,以找到系统运行的薄弱环节;最后通过算例的基本分析结果和多场景比较,验证了所提出安全指标和静态安全分析方法的正确性和有效性。(本文来源于《电力系统自动化》期刊2016年24期）
张军,王健,来金梅[9]（2016）在《基于串扰延时查找表的静态时序分析方法》一文中研究指出提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延时库.之后采用串扰延时分析算法,通过算法自动计算出跳变时间差和负载,处理多攻击线等,最终基于串扰延时库的查找表法进行分析计算,得到精确的串扰延时值.实验结果表明,采用本文提出的基于串扰延时查找表的静态时序分析方法所留裕量在7.24%~37.70%之间,为业界可接受范围内.(本文来源于《复旦学报(自然科学版)》期刊2016年06期）
李洋洋[10]（2016）在《基于28nm工艺的数字芯片静态时序分析及优化》一文中研究指出随着集成电路产业的飞速发展,芯片的设计规模越来越大,同时芯片的时钟频率越来越高。在对芯片设计的检查中时序分析是一项复杂且重要的工作,只有当满足时序要求后电路中的数据才能正确的锁存和传输,从而保证芯片电路的正确工作,达到理想的性能。芯片的频率越来越高和功能越来越复杂,对芯片的时序设计提出了挑战。而对于芯片在时序设计中的出现的时序违例能否修复成为直接影响芯片的时序性能和功能的关键因素。因此,正确合理的时序违例修复方法成为芯片时序设计的一个重点。本课题基于作者所在公司设计的一款28nm工艺的数字移动基带芯片,在芯片物理实现的布局布线后,提取网表文件和互连线延时文件,利用synopsys公司的时序分析工具Primetime进行多模式多端角(MCMM,multi-corner multi-mode)的静态时序分析(STA,static timing analysis),并针对时序分析结果中的时序违例通过工程改变命令(ECO,engineering change order)进行修复。在时序分析中考虑了信号完整性的影响,并运用28nm工艺中新提出的高级片上误差(AOCV,advanced on-chip variation)分析方法,提高了时序分析精度。基于AOCV的计算理论,本文提出了一种新的时序路径延迟计算方法,可减少静态时序分析中的计算工作量。文中研究和总结了ECO中采取的改变单元延迟的方法,通过实验数据证明方法的正确性。本文分析和研究了芯片时序设计中出现的时序违例,包括建立时间,保持时间,recovery和removal,最大转换时间及RC-011问题,通过ECO来改变单元延迟,从而优化整条路径延迟,解决时序违例问题,达到了芯片时序收敛的要求,并从芯片的物理方面和功耗方面进行权衡分析,对设计进行了进一步优化。本文基于AOCV的理论提出的新的计算时序路径延迟方法,相比传统时序路径延迟计算方法,可以减少静态时序分析时对时钟路径上共同路径的延迟计算工作量,对于时序分析方法的优化和时序分析工具的开发,具有一定的理论研究意义和参考意义。文中提出的时序违例的修复方法,具有较强的工程实用性和参考性,在多个项目的时序优化中已经运用并达到时序收敛的效果,对于从事芯片后端物理设计及时序分析与优化工作的设计人员具有一定的实践参考意义。(本文来源于《西安电子科技大学》期刊2016-02-01）
静态时序分析论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路行业的发展,逐步提升的设计复杂性、稳定提高的电路性能、不断缩小的芯片尺寸与不断提升的集成度等众多因素影响,对设计的电路时序有了更加高的要求。时序分析是集成电路设计中十分重要的一个方面,它能检验设计在时序上的正确性,决定芯片在指定的频率下是否能正常工作。因此,它也是芯片是否可以进行流片的重要参考点。为保证芯片在预期性能要求下能正常工作,时序验证必须考虑众多的因素,通常所使用的时序检验技术已经无法满足复杂性如此高的时序检验要求。本文旨在研究适合大型规模集成电路的静态时序分析方法,借以检查电路设计在时序方面是否准确,并保障电路设计能够在所要求的工作频率之下正常工作。基于高性能微处理器IP核的研制,对静态时序分析的基本情况进行研究,包括国内外的研究现状,静态时序的基本原理等。主要完成以下研究工作:(1)对高性能微处理器IP核内的各单元进行时序建模。基于Nanotime(NT)对不同的复杂D触发器和多米诺结构进行时序模型提取,采取不同的处理方式,解决了单元拓扑结构识别错误的问题。建立了检查机制来保证建库的准确性,并在此基础上对高性能微处理器IP核进行时序验证。(2)采用分层处理思想对IP核进行时序验证。完成了时序环境搭建和约束设置,并对含有寄生参数的门级网表进行时序验证。对时序违例路径的特点进行分析,采取相应的优化方法处理违例路径,使违例路径的时序最终达到收敛。(3)对修改前后的门级网表进行形式验证来检验功能的正确性。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
静态时序分析论文参考文献
[1].喻伟,陈恩耀,马海燕,祝周荣,宋雷军.一种基于时延配置表的FPGA静态时序分析算法[J].太赫兹科学与电子信息学报.2018
[2].段芬.高性能微处理器IP核的静态时序分析与设计[D].湘潭大学.2018
[3].鲁敬敬.FPGA静态时序分析中单元时序建模研究[D].武汉理工大学.2018
[4].翦彦龙.基于28NM工艺ASIC芯片的静态时序分析与优化[D].天津工业大学.2018
[5].王冬.FPGA静态时序约束方法分析[J].空间电子技术.2017
[6].刘国斌,左丽丽,陈云,祝周荣,刘伟.基于锁存器路径的静态时序分析在第叁方验证中的应用[J].计算机测量与控制.2017
[7].胡云生,胡越黎,王伟平,承文龙,杨晔晨.16nm工艺下的新一代静态时序分析技术SOCV[J].计算机测量与控制.2017
[8].符杨,廖剑波,李振坤,张静炜,唐昕.考虑时序特性的主动配电网静态安全分析[J].电力系统自动化.2016
[9].张军,王健,来金梅.基于串扰延时查找表的静态时序分析方法[J].复旦学报(自然科学版).2016
[10].李洋洋.基于28nm工艺的数字芯片静态时序分析及优化[D].西安电子科技大学.2016
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