导读:本文包含了浮点乘加部件论文开题报告文献综述及选题提纲参考文献，主要关键词:浮点乘加融合,前导1预测算法,叁操作数,VerilogHDL
浮点乘加部件论文文献综述
罗淑贞[1]（2014）在《基于FPGA的浮点乘加融合部件的研究及算法》一文中研究指出随着国内高性能CPU的快速发展,研究具有高精度的浮点乘加融合部件对推动高性能处理器的研究具有重要意义。然而国内对浮点乘加部件的研究和国外的水平仍存在一定差距,还有很大的发展空间。本论文旨在降低浮点运算的延时,提升速度,通过深入分析现今浮点乘加融合思想与结构,完成了对浮点乘加融合体系结构的设计。论文通过对系统结构模块化,把系统分为以下主要模块:解码模块,乘法器模块,加法器模块,前导1预测模块,规格化和舍入模块等,且主要通过设计前导1预测环节中的关键算法来完成降低延时的目的,最后对各个模块进行综合仿真,并在Altera公司的DE2平台上进行仿真实现。论文的重要创新点在于设计叁操作数前导1预测算法。在这一模块先是分析了当前两操作数前导1预测算法的编码规则,并深入探讨了其存在的不足,并针对这一不足,在FPGA平台上设计了能够直接处理叁操作数的前导1预测算法的完整实现方案,可以有效降低关键路径延时和功耗。论文重点设计出了叁操作数的编码树结构和预测算法的预编码规则,通过在FPGA硬件验证平台上对系统结构合理模块化,且采用硬件描述语言VerilogHDL对部分功能进行编程,优化了设计过程,最后对仿真结果进行了分析。仿真结果表明,设计完成的算法结构较传统算法在关键路径延时上减少36.15%,功耗降低39.20%。最后,在浮点乘加部件的基础上完成了浮点乘加融合系统结构的设计,并利用FPGA技术实现了乘加融合模块的仿真。通过仿真实现来验证各部件结果,由验证结果可知,由此设计出来的浮点乘加融合结构有效的降低了延时,提升了速度。(本文来源于《河北工业大学》期刊2014-11-01）
何军,黄永勤,朱英[2]（2013）在《基于SIMD部件的四倍精度浮点乘加器设计》一文中研究指出如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点SIMD FMA部件,设计并实现了一种新的四倍精度浮点乘加器(QPFMA),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点SIMD FMA部件的53位×53位乘法器,显着减少了实现QPFMA的硬件开销。基于65nm工艺的逻辑综合结果表明,该QPFMA频率可达1.1GHz,面积是常规QPFMA设计的42.71%,仅与一个双精度浮点乘加器相当。与现有的QPFMA设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96%。(本文来源于《计算机科学》期刊2013年12期）
赵芮,雷元武,彭元喜,孙永节[3]（2013）在《SIMD浮点乘加部件的设计与验证》一文中研究指出本文设计了一种6级全流水SIMD浮点乘加单元(FMAC),支持双精度/SIMD单精度浮点乘法、双精度/SIMD单精度浮点乘累加(减)和单精度复数乘法与点积等操作。分析各种浮点操作的实现算法,通过调整流水线结构,来降低关键路径延时,提高FMAC频率。最后,对FMAC进行了功能验证,在40 nn工艺下采用Candence公司的RTL Compiler工具进行综合,最大延时470ps。(本文来源于《第十七届计算机工程与工艺年会暨第叁届微处理器技术论坛论文集（下册）》期刊2013-07-20）
何军,田增,郭勇,陈诚[4]（2013）在《浮点乘加部件延迟对浮点性能影响的研究》一文中研究指出浮点融合乘加部件会增加独立浮点加减法、乘法等运算延迟。为克服该缺陷,研究将乘加部件独立乘法、加减法等运算延迟由6拍减为4拍时对浮点性能的影响。以某支持乘加运算的国产处理器为基础,修改相关的RTL级设计代码,利用硬件仿真加速器平台,对SPEC CPU2000浮点测试课题进行评估。实验结果表明,该延迟优化有利于提高浮点性能,最大提高5.25%,平均提高1.61%。(本文来源于《计算机工程》期刊2013年07期）
张勇慧[5]（2012）在《低功耗浮点乘加部件的研究与优化》一文中研究指出浮点乘加部件(Multiply-Add Fused, FMA)是高性能微处理器中的核心运算部件之一,它的速度与功耗对整个微处理器性能具有很大的影响。随着应用技术对低功耗的要求不断增加,研究低功耗的浮点乘加部件的算法和设计优化技术,实现高性能低功耗的浮点乘加部件具有广泛的应用价值和重要的现实意义。乘加不仅具有面积大、延迟长、功耗高的特点,特别是浮点乘加部件。如何从延迟、面积和功耗叁个方面综合考虑乘法器设计是本文讨论的重点。论文主要从浮点乘加联合部件的结构,门级和电路级着手,研究和优化,以实现其低功耗。主要取得了以下几方面的工作成果。1.编码是快速乘法运算的基础；考虑到编码结果对乘法电路翻转概率的影响,比较了乘法器的各种编码方式之后,选择了一种低功耗Booth编码方法。2.部分积累加的过程是乘加运算中占用资源最多的一个部分。本文分析了CSA3：2压缩器和二叉树4：2压缩器等,设计了一种4：2压缩器,在面积,功耗方面都有很大提升。3.前导0预测算法设计是高性能浮点乘加部件设计的重要一部分。本文的主要工作是提出了一种新的前导0预测错误纠正算法,该算法通过对传统非精确预测算法的结果进行并行地错误修正,从而实现了精确的前导0预测逻辑,并且与已有算法相比,该算法具有功耗和面积方面的较明显优势。4.在本文中提出一种新的乘法器的架构以实现其低功耗设计,从架构级,把乘法电路分成更小的乘法器群组,减小电路的切换活动,进而实现减小功耗的目的。应用门控时钟技术和对输入数据进行预处理操作,使用Candence软件,采用0.18微米技术,测试中,所有可能的输入组合具有相同的概率。SPICE测试结果表明,这种结构可以节约功耗达13.36%(本文来源于《北京邮电大学》期刊2012-03-05）
邹文聪,唐祯安,王开宇,巢明,葛良伟[6]（2011）在《浮点乘加部件中有符号数前导0预测算法》一文中研究指出前导0预测电路(LZA)作为浮点乘加部件关键模块之一,使得浮点乘加部件关键路径的延时大大减小。然而传统的前导0预测算法都是针对无符号数提出的,需要符号检测电路才能进行规格化移位。针对这一缺陷,本文提出了一种有符号数的LZA算法,避免了符号检测电路所带来的关键路径的延时,更符合浮点乘加部件的设计需求。本文提出的算法已通过仿真验证,比传统算法的延时降低了11.8%。(本文来源于《中国集成电路》期刊2011年02期）
陈博文,郭琦,沈海华[7]（2010）在《浮点乘加部件的自动化形式验证》一文中研究指出浮点运算部件的功能验证是处理器设计验证中重要的一环.相对于传统的模拟仿真方法,形式化方法具有验证完备且时间短的优点.文章给出了一种浮点秉加部件的形式化验证方法.该方法基于BDD和~*PHDD,将设计分为叁部分多种情况分别验证.其优点在于自动化程度高、划分粒度粗、可广泛适用于工业级设计.该方法已应用于龙芯3A浮点乘加部件的验证,验证结果显示出该方法具有良好的时空复杂度.(本文来源于《第六届中国测试学术会议论文集》期刊2010-07-24）
陈博文,郭琦,沈海华[8]（2010）在《浮点乘加部件的自动化形式验证》一文中研究指出浮点运算部件的功能验证是处理器设计验证中重要的一环.相对于传统的模拟仿真方法,形式化方法具有验证完备且时间短的优点.给出了一种浮点乘加部件的形式化验证方法.该方法基于BDD和*PHDD,将设计分为3部分多种情况分别验证.其优点在于自动化程度高、划分粒度粗、可广泛适用于工业级设计.该方法已应用于龙芯3A浮点乘加部件的验证,验证结果显示出该方法具有良好的时空复杂度.(本文来源于《计算机研究与发展》期刊2010年S1期）
黎铁军,李秋亮,徐炜遐[9]（2010）在《一种128位高性能全流水浮点乘加部件》一文中研究指出高精度的浮点乘加融合(FMA)部件一直是高性能微处理器设计追求的目标。提出了一种128位精度全流水FMA体系结构,采用10级平衡流水线,重点对超宽位的乘法器、加法器、前导零预测和规格化进行了流水优化。设计综合的结果表明,基于SMIC0.13μm工艺,该结构频率可以达到465MHz,比现有128位FMA性能提高了130%;在TSMC65nm工艺下,该结构的频率可达到1.075GHz,基本满足高性能计算的要求。(本文来源于《国防科技大学学报》期刊2010年02期）
李杨[10]（2010）在《高性能面积敏感浮点乘加部件设计及可信性测试体系》一文中研究指出科学计算的性能往往能成为很多行业发展和深入的瓶颈,而Godson-T众核处理器作为定位于未来高性能科学计算的并行计算芯片解决方案,自然对于计算性能有很高的要求。浮点乘加部件作为高性能科学计算的一个关键部件,它的性能直接影响芯片的浮点峰值性能。此外,应用于众核处理器的定位,又使得浮点乘加部件的面积参数变的十分敏感。因为同等工艺下,只有让面积做的更小,才能让一个芯片容纳更多处理器核成为可能。最后作为一个商用级别的集成电路工程开发,部件的正确性验证,又成为了重中之重。面对上述苛刻设计要求,本文在实现目前最快的LANG&BURRANG的“乘法-加法-规格化-舍入”复杂算法结构的基础上,对许多局部模块进行了面积或延迟上的优化,又构建和实施了完备的验证体系,最终实现了高性能,面积敏感和可信性。在TSMC 65nm下实现了1GHZ,0.12mm2的性能参数和面积参数。其中,由于传统华莱士树占据浮点乘加部件将近70%的面积,所以本文重点对华莱士树的组织方式进行了深入的研究和分析,最终发现了传统华莱士树组织方式中的资源冗余。又用编程自动生成RTL代码的方法克服了无冗余华莱士树不对称结构和繁琐组织方式带来的工程复杂度和工程故障率困难。最终完成了一个无冗余的,充分测试的4：2压缩器华莱士树。这直接减少了华莱士树48%的面积,减少了浮点乘加部件30%的面积。在可信性验证设计方面,本设计在跑通流行的浮点部件测试程序以后又叙述了一个针对复杂数字IC工程完整的验证体系,其中涵盖了很多业界流行方法学的特点,也体现了一些原创的验证思想。构架体系的主要思路是针对复杂数字集成电路中不同的部分、不同的特点和不同的属性,进行多次的分类或者抽取分类。然后对每一类的模型或者逻辑进行针对行的设计不同的验证流程。由于测试体系中的多个流程中都采用了功能覆盖率这个利器,所以也可以把这个测试体系看作对使用功能覆盖率的一个指导。(本文来源于《西安理工大学》期刊2010-03-01）
浮点乘加部件论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点SIMD FMA部件,设计并实现了一种新的四倍精度浮点乘加器(QPFMA),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点SIMD FMA部件的53位×53位乘法器,显着减少了实现QPFMA的硬件开销。基于65nm工艺的逻辑综合结果表明,该QPFMA频率可达1.1GHz,面积是常规QPFMA设计的42.71%,仅与一个双精度浮点乘加器相当。与现有的QPFMA设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96%。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
浮点乘加部件论文参考文献
[1].罗淑贞.基于FPGA的浮点乘加融合部件的研究及算法[D].河北工业大学.2014
[2].何军,黄永勤,朱英.基于SIMD部件的四倍精度浮点乘加器设计[J].计算机科学.2013
[3].赵芮,雷元武,彭元喜,孙永节.SIMD浮点乘加部件的设计与验证[C].第十七届计算机工程与工艺年会暨第叁届微处理器技术论坛论文集（下册）.2013
[4].何军,田增,郭勇,陈诚.浮点乘加部件延迟对浮点性能影响的研究[J].计算机工程.2013
[5].张勇慧.低功耗浮点乘加部件的研究与优化[D].北京邮电大学.2012
[6].邹文聪,唐祯安,王开宇,巢明,葛良伟.浮点乘加部件中有符号数前导0预测算法[J].中国集成电路.2011
[7].陈博文,郭琦,沈海华.浮点乘加部件的自动化形式验证[C].第六届中国测试学术会议论文集.2010
[8].陈博文,郭琦,沈海华.浮点乘加部件的自动化形式验证[J].计算机研究与发展.2010
[9].黎铁军,李秋亮,徐炜遐.一种128位高性能全流水浮点乘加部件[J].国防科技大学学报.2010
[10].李杨.高性能面积敏感浮点乘加部件设计及可信性测试体系[D].西安理工大学.2010
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