梁涛[1]2016年在《行扫描驱动高压SOI横向功率器件与电路特性研究》文中认为SOI(Silicon On Insulator,绝缘体上硅)高压集成电路具有良好的隔离性、高速度、高集成度、低功耗、抗闩锁和抗辐射等特点,广泛用于汽车电子、医疗电子、家用电器、工业控制、航空航天和照明应用等领域,SOI技术已成为先进硅集成技术的主流技术之一。行扫描驱动电路作为SOI集成技术的应用之一,常用于等离子显示驱动中。等离子显示屏是一种新型直视式图像显示器件,其具有图像效果出众、刷新速度快、寿命长、视角宽、光效及亮度高、工作温度范围宽等许多优良特性。随着其技术的广泛应用,具有自主知识产权的驱动芯片的开发意义重大。基于SOI技术的行扫描驱动电路集合了SOI技术优点,相比体硅的驱动电路更具优势,而其中的高压SOI横向功率器件和相关电路的设计至关重要。本文对高压SOI器件耐压机理进行研究,建立高压SOI器件耐压模型,基于厚膜SOI材料,研究和设计用于行扫描驱动的高压SOI器件及电路,包括高压PLDMOS(P-channel Lateral Double-diffused MOSFET)、NLDMOS(N-channel Lateral Double-diffused MOSFET),以及分频器、输入选择电路、移位寄存器和电平位移电路等相关电路。本文所采用SOI材料的顶层硅厚度为11μm、埋氧层厚度为1μm,通过器件仿真设计NLDMOS和PLDMOS,研究器件特性并开发其集成工艺,以满足驱动电路应用需求。此外,对行扫描驱动电路的各个模块进行设计分析,最终实现SOI基的等离子显示平板(Plasma Display Panel,简称PDP)高压行扫描驱动芯片。本文主要工作和创新点如下:1.建立高压SOI器件耐压模型,设计高压SOI NLDMOS和PLDMOS,并开发相应的集成工艺技术。本文建立了高压SOI器件横向和纵向耐压模型,获得器件击穿时的电场电势分布和RESUFR判据。基于模型指导,在11μm厚顶层硅、1μm厚埋氧层的SOI材料上,设计用于高压行扫描驱动电路中的薄栅氧SOI NLDMOS和厚栅氧SOI PLDMOS,研究场板、漂移区浓度等重要参数对器件关态和开态特性的影响,依此对器件进行优化设计。同时,本文开发了相应的与传统CMOS工艺相兼容的SOI高压集成工艺技术,实验结果表明设计的高压SOI NLDMOS和PLDMOS的关态耐压分别达到210 V和-240 V。2.提出一种具有部分高K介质埋层的SOI PLDMOS。此新器件结构将传统结构的部分埋氧层替换为介电常数更高的Si3N4,降低了漂移区的积累层电阻,使器件获得更低的比导通电阻,同时减弱了器件的自热效应。通过与传统结构的仿真对比,新结构保持了与传统结构相当的击穿电压,但比导通电阻降低了24%,最高温度降低了59%。3.设计一种高压行扫描驱动电路。设计的电路包括:f/6分频器(FD)模块、输入选择电路模块、6 bit移位寄存器模块、16 bit移位寄存器模块、输出信号产生电路模块和电平位移电路模块。对每个模块的原理和功能进行了分析,并仿真设计。本文设计的PDP行扫描驱动电路可实现150 V高压电源的应用,电路驱动电流达-500 m A~+350 m A,且具有良好的抗辐射特性。同时,本文还研究了一种垂直型恒流二极管,设计出一个夹断电压小于5 V,击穿电压约为250 V,电流密度约为1.5×10-5 A/μm,恒流特性良好的恒流二极管。
李路[2]2018年在《一种低导通电阻高压LDMOS器件研究》文中指出近年来我国集成电路由于国内急剧增加的市场需求和国家政府的大力支持,得到了高速有效的发展,同时也大大的缩短了与国外同行之间的差距。随着应用层面的广泛增加以及应用要求标准的逐步提高,为了满足集成电路中高耐压、低导通损耗的指标,各种改进的的功率器件产品应运而生,而LDMOS作为集成功率器件,在各个领域如智能汽车电子、照明系统驱动、开关电源等,都有着举足轻重的地位。虽然有硅极限的限制,但在现有的技术下,多数成功研制的LDMOS离硅极限还有一定的距离,通过不断的技术革新以及新结构的发明成了LDMOS性能提升的主要渠道。针对这一问题,本文采用了SOI材料,通过对现有的常规技术进行建立模型,使得高压LDMOS的设计更加准确可控。在模型建立的基础上,本文提出了新的改进工艺,使得在原有的技术之上,高压LDMOS的导通电阻得到大幅度的降低。在模型的指导下,进行实验验证了设计,最终的实验获得了耐压值为960V,导通电阻为154.2mΩ·cm~2的高压LDMOS器件。本文主要内容如下:(1)线性掺杂下的SOI高压LDMOS器件的模型推导对现有的SOI线性掺杂薄硅层LDMOS建模,从二维泊松方程的建立出发,推导出了带全场板,线性掺杂浓度梯度与电场之间的数学关系,且该数学关系不仅适用于薄硅层SOI器件,对厚硅层的SOI器件同样适用。(2)在推导的模型指导下,进行低导通电阻高压LDMOS器件的设计与验证模型结果中表明,线性掺杂靠近源端浓度偏低,主要导通电阻大小取决于此处,设计新的工艺窗口,抬高高阻区的掺杂浓度,利用工艺仿真确定相关工艺仿真参数,仿真软件采用Tsuprem4。经过测试结果验证,得到了耐压值为960V,导通电阻为154.2mΩ·cm~2的LDMOS器件,其结果验证了设计的有效性并且其优良特性达到领域内先进水平。
张春伟[3]2016年在《550V厚膜SOI-LIGBT器件可靠性研究》文中研究表明厚膜绝缘体上硅(SOI)工艺具有隔离性能好、抗辐射能力强和寄生参数小等优点,而横向绝缘栅极极型晶体管(LIGBT)器件具有击穿电压高、电流能力强及可集成的特点,因此厚膜SOI-LIGBT器件受到了功率集成电路的青睐,在智能家电、电动汽车、工业控制和显示驱动等领域有着广泛的应用,成为未来智能功率集成电路的核心元件之一。然而,厚膜SOI-LIGBT器件实际工作过程中的外部静电冲击、高工作电压、大电流密度、功耗带来的自热效应等问题导致器件在实际工作过程中面临着严峻的可靠性问题。这些可靠性问题决定了芯片的可靠性等级和应用范围,限制了智能功率集成电路的进一步发展。因此,本文针对厚膜SOI-LIGBT器件最为关键的静电泄放(ESD)冲击、热载流子(HCI)损伤和闩锁效应(Latch-up)叁个方面的可靠性问题进行了系统的研究。该研究对厚膜SOI-LIGBT器件和相应功率集成电路的可靠性评估具有实际参考意义,对厚膜SOI-LIGBT的可靠性优化设计提供了理论依据和指导。本文的主要工作和创新如下：1、研究了厚膜SOI-LIGBT器件在ESD冲击下栅极耦合阶段、电压回滞阶段和电压维持阶段的响应特性,揭示了器件在ESD冲击下的失效机理。基于响应特性和失效机理的研究建立了厚膜SOI-LIGBT器件的ESD响应特性的行为模型,模型误差在10%以内。在此基础上,提出了一种高鲁棒性的栅电极分段接地结构SOI-LIGBT器件。该器件在损失一定电流能力(5-10%)的情况下显着提升了器件的ESD能力(大于20%)。2、揭示了厚膜SOI-LIGBT器件的HCI退化机理,并指出漂移区的损伤对厚膜SOI-LIGBT性能退化几乎没有影响。研究发现,器件的最坏HCI应力为高栅极电压应力,最坏应力下的HCI退化主要由器件沟道区的界面态产生和热电子注入主导。研究了器件开关转换阶段的损伤在整个应力过程中的作用,从而建立了器件在动态应力下的HCI退化寿命模型,模型的最大误差小于7%。3、提出了两种高HCI可靠性的SOI-LIGBT新结构。其中阳极N+环结构可以通过折中器件电流能力的方式有效降低器件的HCI退化,而鸟嘴处带有额外P型区结构器件可以在不影响器件其它性能的情况下显着提升器件的HCI可靠性。4、分析了厚膜SOI-LIGBT器件的闩锁机理。建立了器件中空穴电流的模型,所建空穴电流模型的均方根误差小于1%,最大误差小于3%。进而完成了器件的闩锁电压模型,该模型考虑了温度对器件闩锁安全工作区的影响。5、提出了两种高抗闩锁能力SOI-LIGBT器件结构。其中阴极带有深P型埋层结构器件在损失器件一定电流能力(小于10%)的情况下将器件的闩锁电压提高了60%,而Trench接地结构在不增加任何工艺步骤且不影响器件其它性能的情况下将器件的闩锁电压提高了25%。
叶然[4]2016年在《550V高压SOI-LIGBT器件ESD响应特性及模型研究》文中认为绝缘体上硅横向绝缘栅双极型器件(SOI-LIGBT)因具有击穿电压高、电流密度大、开关速度快及易于集成等诸多优点,在功率集成芯片中广泛作为末级输出器件使用。为了进一步减小芯片面积,末级输出端不再增加额外的静电放电(ESD)保护器件,因而需要SOI-LIGBT器件具有自保护能力。由ESD应力冲击造成的高压SOI-LIGBT器件过早失效已成为功率集成芯片进一步发展的瓶颈,因此需要对其ESD应力下的响应特性及模型展开深入研究。基于550V SOI工艺平台,本文研究了栅极浮空高压SOI-LIGBT器件的ESD响应特性,解释了其分别在正向阻断区、电压回滞区、电压维持区及二次击穿区的内在ESD响应机理。此外,本文从不同结构及工艺参数,包括SOI层深度,埋氧层厚度和Pbody注入剂量等;不同抗闩锁结构,包括阴极高浓度Pwell结构,阴极Psink阱结构和阴极N+/P+间隔结构；不同栅极电压叁个方面入手,研究了它们对自保护型SOI-LIGBT器件ESD响应特性的影响,发现上述参数的改变会对器件在ESD应力下的触发电压,维持电压及二次击穿电流产生影响。本文研究基于实验测试数据,并结合先进的计算机辅助仿真手段对其内在原因进行了深入的分析讨论,为550V高压SOI-LIGBT器件的ESD设计提供了理论指导。基于上述响应机理的研究,本文分别对550V高压SOI-LIGBT器件在ESD响应过程中所经历的四个阶段进行建模,并最终统一成完整的器件ESD响应模型,验证结果表明模型和实测的误差范围在15%以内。该模型的建立可以有效地预测SOI-LIGBT器件在ESD应力下的触发电压、维持电压及二次击穿电流等重要参数,有助于器件的设计。
黄勇[5]2016年在《阱复用LIGBT与矩阵式驱动电路研究》文中研究指明SOI(Silicon On Insulator,绝缘体上硅)高压功率集成电路由于低功耗、高速、高可靠性等特点近年来是学术和产业研究的热点。SOI基高压功率集成电路可以集成横向绝缘型双极晶体管(Lateral Insulation Gate Bipolor Transistor,LIGBT),LIGBT器件具有BJT(Bipolar Junction Transistor,双极结式晶体管)器件电流能力强和LDMOS(Lateral Double-diffused Metal Oxide Semicondutor)器件开关速度快的两重优势,是近年来中高压功率集成电路中的重要器件,广泛应用在智能家电、智能家居、汽车电子、照明等领域。如何制造高性能、高可靠性和低成本的SOI高压功率集成电路是众多研究学者的关注热点之一。本论文围绕高性能、高可靠性和低成本叁个方面,对SOI LIGBT器件及其电路进行研究。提出一种阱复用SOI LIGBT技术,在保持高性能的同时实现工艺简化。提出一种低谐波电流输出模式,降低多通道输出功率行驱动芯片的低频辐射EMI(Electromagnetic Interference,电磁干扰)。提出将传统线性驱动更改为矩阵式驱动的方法大幅节约芯片面积,最后进行实际流片测试和量产认证。论文取得的主要创新与工作如下:(1)提出阱复用SOI LIGBT技术,简化器件制造工艺。通过将低压CMOS的N-well阱与LIGBT原有独立N-buffer进行复用,在新条件下获得最优器件结构和工艺参数。实验结果显示基于阱复用SOI LIGBT的关态击穿电压达到218 V,开态耐压达到170 V,与原有器件特性一致。(2)基于SOI LIGBT器件和驱动方式,提出低谐波输出电流模式。研究功率驱动集成电路低频辐射超标的原因,依据SOI LIGBT特点进行栅极驱动和调整电流能力,使用延时方法进行扩频处理,控制峰值电流和减少高低压串扰,最终降低30MHz~50MHz之间的辐射电磁谐波分量,将低频辐射准峰值从47 dBμV/m下降为36.8 dBμV/m。(3)基于SOI LIGBT电路和负载特性,提出矩阵驱动结构替代传统线性驱动结构,结合容性负载特性,将SOI LIGBT的电平位移电路从96组降低为22组,并将上拉管驱动能力进行共用减少高压管的面积,最终驱动芯片总面积从20 mm2下降为11.6 mm2,并通过实际流片验证。(4)研究SOI LIGBT工艺和电路测试与可靠性认证,通过对低压CMOS与SOI高压器件融合工艺研究,得到具有容差范围的工艺条件。对耐压时变Walk-out进行分析和提出解决方法。结合在等离子行扫描驱动芯片中的实际应用,详细阐述LIGBT器件和电路的测试认证考核,最终实现超过150 K的量产。
石艳梅[6]2015年在《基于槽技术的SOI LDMOS器件新结构研究》文中提出作为SOI(Silicon On Insulator)功率集成电路的核心器件,SOI LDMOS(Lateral Double-diffused MOSFET)器件因具有低功耗、易于集成、速度快等优势被广泛应用于航空航天、无线通信、汽车电子等领域。提高器件耐压和降低器件比导通电阻是功率器件设计中非常重要的两个方面。对于传统SOI LDMOS器件,提高击穿电压的同时往往伴随着比导通电阻的增加。本文以缓解击穿电压和比导通电阻的矛盾关系为目的,对基于槽技术的SOI LDMOS器件结构进行了深入研究。在深入研究槽栅SOI结构、槽漏SOI结构以及双槽型SOI结构的击穿特性和比导通电阻特性的基础上,本文提出了叁种基于槽技术的SOI LDMOS器件新结构:具有纵向漏极场板的槽栅槽漏SOI LDMOS器件新结构、具有L型源极场板的双槽型SOI LDMOS器件新结构、具有纵向栅极场板的槽栅槽源SOI LDMOS器件新结构。二维数值仿真结果表明,本论文提出的叁种新结构能够缓解击穿电压与比导通电阻的矛盾关系。本论文的主要创新工作包括:1、提出了一种具有纵向漏极场板的槽栅槽漏SOI LDMOS器件新结构。该结构采用了槽栅槽漏结构,降低了器件比导通电阻;漏端采用了纵向漏极场板,该场板对漏端下方的电场进行了调制,减弱了漏极末端的高电场,提高了器件耐压。与传统SOI结构相比,击穿电压提高了4%,比导通电阻降低了53%。2、提出了一种具有L型源极场板的双槽型SOI LDMOS器件新结构。漂移区引入的槽型介质层显着提高了器件击穿电压,在L型源极场板的作用下,比导通电阻显着下降。与相同器件尺寸的传统SOI结构相比,击穿电压提高了151%,比导通电阻降低了20%。与相同击穿电压的传统SOI结构相比,比导通电阻降低了80%。3、提出了一种具有纵向栅极场板的槽栅槽源SOI器件新结构。槽栅槽源结构扩展了电流传导区域,降低了器件比导通电阻。纵向栅极场板及右侧氧化层使该结构具有更高的耐压。与传统SOI结构相比,击穿电压提高了33%,比导通电阻降低了33%。
吴丽娟[7]2011年在《电荷型高压SOI器件模型与新结构》文中指出SOI(Silicon On Insulator)高压集成电路(High Voltage Integrated Circuit, HVIC)凭借高速、高集成度、高可靠性、抗辐照和良好的隔离性等优点在功率ICs中广泛应用。但HVIC中SOI横向高压器件低的纵向耐压(Breakdown Voltage, BV)是其设计的主要瓶颈。国内外众多器件工作者对其击穿特性进行深入的研究，增强介质埋层电场(EI)提高纵向耐压是提高BV的有效方法之一。本文作者所在课题组提出介质场增强理论(Enhanced Dielectric layer Field, ENDIF)，其中基于ENDIF理论的电荷型高压SOI器件研究极具吸引力。本文基于包含界面电荷的电位移连续性原理，研究电荷型SOI ENDIF器件电场及电势分布，分析电荷型SOI LDMOS介质场增强机理，导出其包含界面电荷的电场模型和薄硅层耐压模型，在两种模型指导下提出电荷型高压SOI nLDMOS、SOI SJ LDMOS特别是SOI pLDMOS新结构，并进行相关实验。主要创新工作如下：1、提出界面电荷电场模型。该模型对漂移区纵向电势采用抛物线近似，在埋层界面应用包含界面电荷的电位移连续性第二类边界条件，导出漂移区电场和电势分布，得到漏端介质场定量解析式。基于该模型提出的新结构有线性变距离N+电荷岛(Linear Variable Distance N+Charge Islands, LVD N+I) SOI nLDMOS和N+IpLDMOS。利用上述模型从理论上分析了新结构电场、电势和比导通电阻Ron,sp等特性以及耐压与结构参数和材料参数的关系。LVD N+I SOI nLDMOS埋层电场和器件耐压分别为600V/μm和612V。N+I pLDMOS，在2μm顶层硅和0.375μm介质层上EI为502.3V/μm，耐压比常规结构提高1倍多，且有较低的Ron,sp。2、提出薄硅层耐压模型。该模型从常规SOI器件二维泊松方程出发，硅层较薄时假设漂移区电场横向分量为常数，结合电荷型理想ENDIF条件获得线性掺杂薄硅层高压SOI器件击穿电压与漏端杂质浓度函数关系式，导出适合薄硅层器件的RESURF条件定量表达式，得到薄硅层器件漂移区电场优化方向。基于该模型提出的新结构有线性浅结薄硅层(Thin Silicon Layer, TSL)SOI超结(SuperJunction, SJ) nLDMOS，在30μm漂移区和1μm埋层上获得530V/μm的EI和552V的BV，并对其进行实验研制，得到具有较低比导通电阻且耐压为690V的器件。3、基于上述模型提出反型/积累电荷型、电离电荷型和混合电荷型nLDMOS、pLDMOS和SJ系列新结构。(1)电荷型高压SOI nLDMOS。界面高浓度动态反型/积累电荷或者电离电荷能有效增强埋层电场提高耐压。提出的新结构有阶梯埋氧(Step Buried Oxide, SBO)PSOI nLDMOS和部分埋N~+-层(Partial Buried N~+-layer, PBN~+)SOI nLDMOS等叁类四种。SBO PSOI的BV为244V，EI达到114V/μm，表面最大温度降低34.76K。PBN~+SOI相比常规结构埋层电场和耐压分别提高186.5%和45.4%。(2)电荷型高压SOI pLDMOS。常规pLDMOS衬底接低电位时，由于衬底电位不能辅助耗尽漂移区，耐压较低。电荷型SOI pLDMOS通过引入界面电荷增加埋层电场提高耐压且降低比导通电阻Ron,sp。提出的新结构有自适应埋电极(Adaptive buried electrode, ABE)SOI pLDMOS和界面部分浮空埋层(Part InterfaceEquipotential Floating Buried Layer, FBL) SOI pLDMOS等叁类叁种。其中ABE SOI的EI和BV分别为545V/μm和-587V，相比常规结构Ron,sp降低79.5%，且缓解了自热效应。(3)电荷型高压SOI SJ LDMOS。SOI SJ LDMOS打破硅极限，缓解了BV和Ron,sp之间的矛盾，但SJ应用于横向功率器件时由于衬底辅助耗尽效应(SubstrateAssisted Depletion, SAD)造成PN条电荷不平衡，耐压较低。电荷型高压SJ结构降低SAD提高击穿电压。提出的相关新结构有叁类四种，其中介质槽(DielectricTrench, DT) SOI pLDMOS，在0.375μm埋层和2.5μm硅层上实现-237V的耐压，埋层电场达到600V/μm。T-型双介质埋层(T-Dual Dielectric Buried Layer, T-DBL)SOInLDMOS，在15μm的漂移区上第二埋层电场达到515V/μm，相比常规结构耐压提高到302V。
胡盛东[8]2010年在《SOI横向高压器件纵向耐压理论与新结构》文中进行了进一步梳理SOI(Silicon On Insulator)即“绝缘体上的硅”被称为二十一世纪的硅集成技术,其独特的结构带来隔离性能好、漏电流小、速度快、抗辐照和功耗低等优点,充分发挥了硅集成电路技术的潜力,特别是SOI高压集成电路(High Voltage Integrated Circuit,HVIC)在未来空天抗辐照领域具有特殊作用,因而得以广泛发展和应用。SOI横向高压器件作为HVIC的基石,由于介质层阻止了其耗尽区向衬底层扩展,使得习用的器件纵向耐压仅由顶层硅和介质层承担。而因隔离和散热的限制,顶层硅和介质层都不能太厚,同时由界面处无电荷高斯定理,使得器件击穿时的介质层电场仅为硅临界场的3倍即100V/μm左右,远未达到实际常用介质材料如SiO2的临界场600V/μm,所以SOI横向高压器件纵向耐压较低,限制了HVIC的应用和发展,目前投入应用的还没有突破600V的瓶颈。对此,国内外众多学者进行了深入研究,当前工作主要集中在新理论模型和新器件结构两个方面。本文在对习用的SOI横向高压器件研究的基础上,围绕纵向耐压新理论、新模型和新器件结构进行研究。完善一个统一的纵向耐压新理论-介质场增强(ENhanced DIelectric layer Field,ENDIF)普适理论;首次建立一项新的电场模型-基于阈值能量经典雪崩击穿理论的硅临界击穿电场与其厚度定量关系模型;在ENIDF指导下提出两类电荷型SOI高压器件新结构-电荷岛型高压器件和复合介质埋层高压器件。第一,完善介质场增强ENDIF理论,是优化设计SOI横向高压器件纵向耐压的普适理论。该理论基于介质场临界化的思想,通过增强介质层电场而提高SOI器件的纵向击穿电压。根据包含界面电荷的高斯定理,ENDIF给出增强介质层电场的叁类技术:采用具有可变高临界电场的超薄顶层硅;引入低介电系数介质埋层;在介质层界面引入电荷。用ENDIF对现有典型纵向耐压结构进行理论上的概括与解释,并用以指导新的器件结构设计。ENDIF理论是新的高压SOI器件击穿电压终端理论,它突破了传统SOI横向高压器件的局限。第二,首次建立硅临界电场与其厚度定量关系解析模型。基于阈值能量经典雪崩击穿理论,选择计及阈值能量的电离率公式,首次推导出适用于厚、薄硅层的硅临界电场与其厚度以及适用于高、低掺杂的硅临界电场与其掺杂浓度的新定量关系模型,获得了超薄硅层或者超高浓度情况下远高于常规30V/μm的硅临界电场,并由此获得SOI高压器件的介质场与纵向耐压的统一解析模型。讨论纳米级超薄硅层的临界场与电离率弛豫关系半经典模型。最后将该研究方法推广应用于其他半导体材料及器件。第叁,在ENDIF指导下,提出两类新的电荷型介质场增强高压器件-具有界面电荷岛的系列高压器件和具有复合埋层的SOI高压器件。1)具有界面电荷岛的系列高压器件(Charge Islands,CI)。该类器件在介质层界面注入高浓度掺杂区,未耗尽高掺杂区内的电离杂质库仑力以及电场力的综合作用将在界面束缚电荷,利用界面电荷对介质场的增强作用和对顶层硅电场的削弱作用来提高器件耐压。主要包括:(1)界面电荷岛SOI高压器件(CI SOI),在5μm顶层硅、1μm介质层和60μm漂移区获得了606V的高压,介质场达582V/μm;(2)界面电荷岛部分SOI高压器件(CI PSOI),求解二维泊松方程推导此类结构纵向界面电场解析模型,获得631V高压,其最高表面温度分别比常规SOI和PSOI结构降低14.91K和7.66K;(3)改进型的界面电荷岛部分SOI高压器件(ICI PSOI),在80μm漂移区和20μm硅窗口上获得耐压663V的ICI PSOI,较相同尺寸CI PSOI提高85V,同时保持较低的自热效应;(4)基于ESIMOX技术的CI SOI高压器件,在2μm顶层硅、0.375μm介质层和15μm漂移区上获得了230V的耐压,远高于常规结构;(5)双面界面电荷岛SOI高压器件(DCI PSOI),获得了750V的耐压,高于相同尺寸下单面电荷岛结构的685V及常规SOI结构的206V。2)复合埋层的SOI高压器件(SOI with Composite Buried Layer,CBL SOI)。该类结构的介质埋层包含两层氧化层,两层埋氧之间填充多晶,利用两层埋氧承受耐压,且多晶硅下界面的电荷增强了第二埋氧层的电场,从而提高器件耐压。主要包括:(1)单窗口双埋层SOI高压器件(SWCBL SOI),该结构第一埋层开有一个硅窗口,获得865V的高压,高于相同尺寸常规SOI结构232V;(2)双窗口双埋层SOI高压器件(DWCBL SOI),该结构第一层埋氧层开有两个窗口,并且上下两个埋氧层相连。在20μm顶层硅、2μm第一埋氧层、1μm第二埋氧层和80μm漂移区上获得了1040V的高压,在保持高耐压的同时具有较低的自热效应。在对SWCBL SOI耐压机理研究的基础上,对其进行实验研制。详细设计实验方案,在2.5μm第一埋氧层、0.5μm第二埋氧层和80μm漂移区上研制了耐压达761V的SOI LDMOS器件,突破了实用SOI器件耐压不超过600V的瓶颈。
胡夏融[9]2013年在《高压SOI器件耐压模型与槽型新结构》文中研究说明SOI（Silicon On Insulator）高压集成电路因其高速、低漏电、易隔离、抗辐照等优势得到了广泛的应用，并已成为功率集成电路（Power Integrated Circuit, PIC）重要的发展方向。作为SOI高压集成电路中的核心器件，常规SOI LDMOS（LateralDouble-diffused MOSFET）击穿电压和比导通电阻的矛盾关系限制其在大功率领域的应用。RESURF技术是提高耐压并缓解BV~Ron矛盾关系的典型技术，经历了SR（Single RESURF）、DR（Double RESURF）、TR（Triple RESURF）技术的发展历程。然而，已有文献侧重研究器件的表面电场，缺乏对器件纵向电场的理论深入分析。同时，对体硅TR LDMOS的模型也过于简单，并未指出P型埋层的深度、厚度以及掺杂浓度对器件特性的影响，关于SOI TR LDMOS的器件结构以及耐压模型也未见报道。另一方面，国际上提出槽型LDMOS结构以缩短器件的横向尺寸并进一步降低比导通电阻。然而目前缺乏针对该类结构的理论研究，特别是槽区宽度、深度和介电系数对电场分布、耐压特性以及导通电阻的影响亟待研究。本文围绕SOI LDMOS的耐压问题，从耐压机理、器件结构以及耐压解析模型叁个方面展开研究。提出了两类模型和一个新结构，即：提出高压SOI器件TR耐压模型并统一了SOI及体硅RESURF条件；同时，提出槽型SOI LDMOS耐压解析模型，给出了设计槽区深度、宽度以及介电系数的普适方法，并对槽型SOILDMOS进行了实验；提出高压SOI变k介质槽型LDMOS新结构，在常规槽型LDMOS的基础上，进一步优化了击穿电压和比导通电阻的矛盾关系。1.提出高压SOI器件TR耐压解析模型。本文提出高压SOI器件TR耐压模型。该模型考虑了P型埋层对器件电场的调制作用，获得了其表面电场以及纵向电场的解析式，并根据优化表面电场条件以及优化纵向电场条件获得了其RESURF判据以及纵向击穿电压表达式。研究了SOI TR LDMOS的P型埋层深度、厚度以及掺杂浓度对器件耐压特性及导通电阻的影响，当P型埋层厚度较薄且位于漂移区中部时更优，由此得到简化的SOI TR条件。相对于SOI SR LDMOS，TR LDMOS可在相同击穿电压下降低50%的比导通电阻。在TR模型的基础上，建立高压SOI器件MR（Multi-RESURF）耐压模型。MR LDMOS可在TR LDMOS基础上进一步降低比导通电阻，但需牺牲一定的击穿电压为代价。基于硅栅自对准CMOS工艺，在顶层硅厚度3.5μm，埋氧层厚度1μm的SOI材料上研制出击穿电压为150V的SOI TR LDMOS器件。2.统一了SOI及体硅LDMOS的RESURF条件。对SOI TR耐压模型进行推广，统一了SOI及体硅LDMOS的RESURF条件，进一步完善了RESURF理论。获得了SOI SR、DR、TR LDMOS的表面及纵向电场解析式，并由此得到SOI LDMOS统一的RESURF条件及纵向击穿电压表达式。统一的RESURF条件揭示了体硅及SOI LDMOS的区别和联系，并指导横向高压器件的设计。3.提出高压SOI槽型LDMOS耐压模型和普适的槽区设计方法。槽型LDMOS的槽型区域沿纵向折迭漂移区，缩短器件的横向长度，进一步降低比导通电阻。通过求解二维泊松方程以及拉普拉斯方程，获得了槽型SOILDMOS表面电场解析式和RESURF判据。研究了槽型SOI LDMOS槽区宽度、深度、漂移区厚度及埋氧层厚度对器件耐压特性和导通电阻的影响。槽型SOILDMOS的击穿电压取决于叁个耐压的最小值，且叁者值相等时最优：槽区横向耐压；折迭漂移区耐压；漂移区和埋氧层共同承担的纵向电压。采用SDB工艺制备了SOI材料，并在顶层硅厚度5μm，埋氧层厚度1μm的SOI材料上研制出击穿电压170V~190V的SOI槽型LDMOS。本文还研究了槽型LDMOS槽区介电系数对器件特性的影响，提出普适的介质槽区设计方法，即：深而窄的槽适合用低介电系数材料填充，浅而宽的槽适合用高介电系数材料填充，得到了槽介质k值的优化范围。4.提出高压SOI变k介质槽型LDMOS新结构。该结构的槽区介电系数从顶部到底部逐渐增加。利用槽顶部的低k介质增加表面电场强度，并减小器件的横向尺寸；底部高k介质提升槽平均k值，增加优化的漂移区浓度。以上两方面作用提高器件耐压并降低比导通电阻。仿真表明450V级SOI变k介质槽型LDMOS的比导通电阻比常规槽型LDMOS低23%~31%。
范杰[10]2013年在《高压低导通电阻SOI器件模型与新结构》文中研究表明在智能功率集成电路（Smart Power Integrated Circuit，简称SPIC）中，SOI（Silicon On Insulator）技术凭借着功耗低、速度高和集成度高等一系列优点已经获得了广泛的应用。目前，作为智能功率集成电路中的基本元件，高压SOI LDMOS（lateral double-diffused MOSFET）的研究主要集中在提高击穿电压和降低比导通电阻两个方面。在介质埋层中采用具有低介电常数的介质材料也被证明可以有效地增强高压SOI LDMOS的纵向耐压。可是，在器件耐压时，现有的理论模型仅给出了变介电层上方漂移区表面电势及表面电场连续分布的解析式。另一方面，由于高压SOI LDMOS中必须存在一定长度的漂移区以满足其击穿电压的要求，这就限制了其比导通电阻的降低。在缓解高压SOI LDMOS击穿电压与比导通电阻之间矛盾关系的研究中，槽型技术逐渐被应用于器件结构的设计中。利用槽型技术，通过在漂移区中形成由SiO_2填充的介质槽，槽型高压SOI LDMOS可以在较短的器件长度下获得所需的击穿电压，从而降低了比导通电阻和器件所占的芯片面积。但是，有关进一步降低槽型高压SOI LDMOS比导通电阻的研究较少。本论文围绕高压SOI LDMOS击穿电压与比导通电阻之间的矛盾关系，对利用变介电层增强高压SOI LDMOS击穿电压和降低槽型高压SOI LDMOS比导通电阻两个方面进行了深入的研究，提出了一个高压SOI器件势阱模型和两类器件新结构。本文主要创新点如下：第一，建立高压SOI器件势阱模型。基于二维泊松方程，通过修正电势分布的解析式，建立了计及界面积累空穴的高压SOI器件势阱模型。在高压SOI器件反向耐压时，借助所建立的势阱模型，获得了复合介电层上方漂移区内电势及电场连续分布的解析式，并理论分析了复合介电层中各部分不同介电常数对漂移区内电势和电场分布的影响。同时，通过势阱模型的分析发现，在器件反向耐压时高浓度的空穴将周期性地积累于复合介电层上方，并对其形成的机理进行了理论分析。研究表明由势阱模型所获得的漂移区内电势和电场分布与仿真结果吻合较好。所提势阱模型分析了复合介电层中不同的介电常数对器件反向耐压时漂移区内电势及电场分布的影响，并将分析结果应用于高压SOI器件结构的设计中，以提高击穿电压以及缓解自热效应。第二，基于上述势阱模型，提出一类具有变介电层的高压SOI器件新结构。该类结构采用相对介电常数为2.65的低介电常数材料和Si_3N_4材料构成其介质埋层，在利用低介电层增强纵向耐压的同时，还借助复合介电层在漂移区内引入的多个电场峰提高横向耐压，从而提高器件击穿电压。该类结构主要包括：（1）复合介电层高压SOI LDMOS（CK SOI LDMOS），该结构在1μm的顶层硅和1μm的介质埋层下获得了213V的击穿电压；（2）变介电层高压SOI LDMOS（CD SOILDMOS），与常规SOI LDMOS的287V相比，该结构的击穿电压提高为362V。同时，介质埋层中的Si_3N_4还有效地缓解了该类结构的自热效应。在此基础上，对具有低介电常数的介质材料进行了实验探索，制备获得相对介电常数为3.1587的SiOCF薄膜。第叁，基于理论分析，提出一类具有低比导通电阻的槽型高压LDMOS新结构。通过理论分析，获得了高压LDMOS比导通电阻与沟道区电阻、漂移区优化掺杂浓度和器件长度的关系。分析结果表明，通过缩短器件长度槽型高压LDMOS实现了比导通电阻的降低，在此基础上降低沟道区电阻或提高漂移区优化掺杂浓度可以进一步降低器件的比导通电阻。基于理论分析，提出具有双纵向场板的槽型高压SOI器件（DFPT MOSFET），该结构借助介质槽内形成的双纵向场板，在提高击穿电压的同时还利用其辅助耗尽作用提高了漂移区优化掺杂浓度，进而降低比导通电阻。在击穿电压为589V时，DFPT MOSFET由此获得了110mΩ·cm~2的比导通电阻。同时，又提出埋p岛槽型高压SOI LDMOS器件（PT SOI LDMOS），该结构利用埋p岛的辅助耗尽作用实现比导通电阻的进一步降低。研究结果表明，PT SOI LDMOS在261V的击穿电压下比导通电阻降低至10.2mΩ·cm~2。此外，还研究了双沟道槽型高压器件（DG LDMOS）和延伸栅槽型高压SOI器件（EGT SOIMOSFET），并成功对EGT SOI MOSFET结构进行了实验制备。仿真结果表明，DG LDMOS在击穿电压为226V时可以获得5.9mΩ·cm~2的比导通电阻，而EGTSOI MOSFET则获得了233V的击穿电压和3.3mΩ·cm~2的比导通电阻。
参考文献：
[1]. 行扫描驱动高压SOI横向功率器件与电路特性研究[D]. 梁涛. 电子科技大学. 2016
[2]. 一种低导通电阻高压LDMOS器件研究[D]. 李路. 电子科技大学. 2018
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[4]. 550V高压SOI-LIGBT器件ESD响应特性及模型研究[D]. 叶然. 东南大学. 2016
[5]. 阱复用LIGBT与矩阵式驱动电路研究[D]. 黄勇. 电子科技大学. 2016
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[7]. 电荷型高压SOI器件模型与新结构[D]. 吴丽娟. 电子科技大学. 2011
[8]. SOI横向高压器件纵向耐压理论与新结构[D]. 胡盛东. 电子科技大学. 2010
[9]. 高压SOI器件耐压模型与槽型新结构[D]. 胡夏融. 电子科技大学. 2013
[10]. 高压低导通电阻SOI器件模型与新结构[D]. 范杰. 电子科技大学. 2013