陈赟[1]2003年在《大规模集成电路自动布局布线设计方法的研究》文中研究说明在高科技日新月异的今天，大规模集成电路的自动布局布线技术已经应用于计算机，半导体，通讯，航天，航空，消费电子和军用电子等诸多应用领域。世界着名的厂家均将此技术视为核心机密加以保护。在国内，掌握此技术的公司屈指可数，因此具有广大的市场前景。同时，目前大部分没有标准单元库的IC设计公司在对大规模集成电路自动布局布线的过程中，通常会面临两种头疼的选择：要么自主设计一套符合投片工厂技术的标准单元库，这样必须熟练掌握Cadence 或Synopsis公司多个建库工具，并且反复在其间调试，将耗费大量的人力和时间。要么寻找专用的、灵活的，针对特定设计技术的单元库与之相匹配，但是如果没有合适的合作伙伴，就会无功而返。本文主要研究使用Cadence 公司的SE（Silicon ensemble）、Ambit、Pearl、Verilog_XL等工具开展自动布局布线的工作，将前端设计好的Verilog或VHDL的原文件方便地转换成可应用于后端自动化的物理设计，并用Virtuoso_XL和ICC（IC-Craftsman）工具自主设计建立单元库，将版图编辑，布局，布线及验证集中在一个设计环境里，使设计者可以做任何自动布局布线需要的事情。大规模集成电路的自动布局布线技术技可能完成的设计和达到的性能如下：多引擎自动布局布线平台SEDSM支持多个优化布局引擎的应用，可以在深亚微米（最小尺寸<0.25μm）的领域进行复杂的，高性能的，多达6层金属互联的定制设计。提供2层库的兼容性，带有可选的自动模块布局功能，可提供极高的密度，可布通率和自动化程度并且大幅度提高布线速度。对于上百万门设计具有最优的可布性。可以对单个模块或整个芯片进行静态时序分析，确定出组合电路或时钟电路的关键路径，并进行SPICE处理，缩短了电路仿真的时间。可以采用混合晶体管和门级分析技术以满足精度和速度的双重要求。可以支持常见的使用模型和普通的数据库格式综合百万门片上系统设计。<WP=5>大规模集成电路自动布局布线技术定位于集成电路设计的物理设计过程、它可以调节设计的自动化级别、提供了对版图中关键元件进行手工设计的能力、从而既可以缩短设计的周期又能达到很好的性能。同时，可以根据客户的要求增加库的单元或者改变单元的形状，使设计者在一些独特的，具有苛刻要求的模拟，数字和混合信号IC设计中能得到显着的提高。另外，本文提出的设计在整个的设计任务中将结合连接性和约束以达到100%的LVS与DRC的正确性、参数化单元提供快速精确的器件的生成。还具有丰富的自动化及交互式特征、可支持数字及模拟设计风格。实践证明，我们设计的参数化单元同相应的布线器结合起来可以大大减少设计高质量版图所必须的时间。共同的约束语法可使设计者捕获自己的设计思想及通过分享别人的设计经验来提高产品的质量。除此之外，还能改善电路性能，加速上市时间。本文所描述的技术已经经过数字功放的投片试验，80C51的前后端接合，万年历电路的IP硬核复用等得到不同程度的验证，填补了西南在这方面的空白，对SOC的设计提出了有益的尝试。
周俊[2]2007年在《超大规模集成电路的物理设计研究》文中研究说明本文首先介绍了国内外集成电路产业发展现状和集成电路设计方法的发展历史及研究现状，从我国当前微处理器设计与世界先进水平的差距出发，提出了提高我国微处理器设计水平必须要解决的深亚微米(DSM)物理设计问题。本文针对深亚微米VLSI设计中面临的挑战，分析了深亚微米下各种问题出现的原因及其影响，提出了具体解决措施。并将这些方法成功应用于一种高性能微处理器芯片的物理设计之中。本文分析了集成电路设计流程，提出了本课题中微处理器的物理设计流程，即数据通道采用全定制设计，控制模块采用标准单元设计。这种混合方法使得在保持性能要求的同时，有效地降低了设计的复杂度，减小了芯片面积并降低了功耗。在此基础上，完成了64位全定制ALU数据通道的设计，重点是快速加法器的电路设计和版图设计。另外，完成了ALU中移位器、前导0／1计数器和逻辑运算单元的设计。本文对基于物理综合的标准单元设计方法中的版图规划、预布局布线、时序和拥塞度驱动的布局、时钟树综合、布线和验证进行了深入研究，并针对深亚微米下的信号完整性问题提出了具体解决方案。本文提出的深亚微米下微处理器的物理设计流程，对当前集成电路的物理设计具有普遍意义。
杜昶旭[3]2008年在《面向模拟和数模混合集成电路的自动布线方法研究》文中研究表明随着集成电路技术的飞速发展,芯片中模拟电路和数模混合电路的比例越来越高,但传统的模拟电路版图自动设计系统大多从面向数字电路的系统中演变而来,没有充分考虑模拟电路的各种性能特征,无法满足模拟电路设计的需要。在这种背景下,本文提出了若干面向模拟和数模混合电路的自动布线方法,以解决版图自动化设计这一大课题下的自动布线问题。本文从“性能”和“效率”两个方面介绍了两个完整的模拟电路自动布线器,并阐述了若干面向模拟电路性能的算法。本文研究内容包括:1.提出了一种基于线网分类的自动布线方法,并设计和实现了一个完整的布线系统。该方法有针对性地解决了模拟电路重要的对称和匹配约束,把这种约束转化为分类信息,并用不同的布线算法处理具有不同特性的线网。在实际电路测试中,线网的对称和匹配约束可以得到满足,且电路总体布通率超过98%。2.针对模拟电路的多线宽约束,提出了多步长迷宫算法。这一方法打破了传统迷宫算法单一步长的限制,允许路径扩展中使用不同的步长,既可以适应不同线宽和间距线网的布线需要,还有利于更加充分地利用资源。实验结果显示,这种算法的布通率基本在99%以上。3.提出了一种性能驱动的布线资源概率分配算法,实现对布线资源的规划和分配,以避免布线资源滥用。这种方法在资源分配的同时考虑了模拟电路的若干性能约束,不仅可以满足资源合理分配的需求,还能够满足对称和多线宽等电路性能约束。加入这种算法后,关键线网布通率普遍提升10-20%,总布通率提升5%以上。4.为了改善布线系统的效率,提出了一种面向数模混合电路的并行布线方法,并设计实现了一个并行布线系统。该系统在任务划分阶段考虑了负载均衡因素,并将串行和并行模块有机结合,充分利用了多核体系结构的特点来提升CPU执行效率。在双核环境中,这一布线系统在保证线长平均增长10%,布通率不受影响的前提下,加速比一般在1.5以上。
马永飞[4]2005年在《微处理器片内互连的设计优化与分析》文中研究说明随着集成电路工艺尺寸不断缩小和集成电路频率与集成度的不断提高，互连寄生效应越来越大，导致互连的延时、功耗和串扰噪声不断增大，使其成为影响集成电路设计整体性能的重要因素。如何降低产品成本和缩短设计周期也因此成为当前电路设计者所面临的严峻挑战。针对片上互连进行设计优化，以加快时序收敛，降低功耗和面积，增强信号完整性和可靠性，是当前集成电路的物理设计的研究热点之一。 本文根据YHFT系列DSP的特点，总结提出了一套标准单元和全定制单元相混合的物理设计流程，在设计的不同阶段对时序、功耗、面积和可靠性等多个方面进行了优化。同时，本文针对电源／地网络、时钟分布网络以及片上总线等全局互连设计进行了详细的分析，并提出了行之有效的优化方法。实践表明，本文提出的设计流程和优化方法能够较好的满足YHFT DSP芯片的设计需求，在性能、功耗、面积和可靠性上都获得了不同程度改善。 深亚微米工艺下，电源压降和电迁移问题变得十分严重，而且电源／地需要供应到每一个逻辑单元，电源／地网络将布满整个芯片。因此，电源／地网络设计的好坏对芯片的性能、功耗、面积和功耗都有很大的影响。YHFT系列DSP的物理设计采用悲观的估算方法确定了电源／地PAD的个数，结合多层双环和网格结构的电源／地网络，将压降严格控制在电源电压的5％以内，增强了系统的可靠性，同时大大降低了芯片的面积开销。 由于时钟覆盖全芯片，具有较大的延时和负载，对芯片设计的时序和功耗均有非常大的影响，所以降低时钟网络的偏斜和功耗成为时钟设计的主要优化目标。YHFT系列DSP的设计中采用了基于平衡树的时钟拓扑结构，较好的控制了时钟偏斜，同时结合门控时钟的设计，显着降低了时钟网络的功耗。 片上总线具有互连跨度大、连接模块多和信号跳变率高的特点，因此，其设计优化对于改善全芯片的时序、降低功耗和增强可靠性有着十分重要的意义。本文通过对YHFT系列DSP互连总线的时序、功耗和面积的统计分析，研究基于自动布局布线工具的总线优化方法。设计并比较了采用叁态门和采用多路选择器两种总线设计方式，通过设计全定制的叁态单元提高了叁态单元的驱动能力，进一步改善了总线性能。 本文最后介绍了长线互连的两类设计方法：流水化设计和非流水化设计。通过对两者优缺点和工具的可支持性的比较，作了简单的性价比分析。
叶静[5]2007年在《“银河飞腾”DSP的IP核物理设计与优化》文中指出一方面,随着集成电路(IC)设计技术和制造工艺的不断发展,市场需求不断增加,如何在规定的时间内完成复杂的设计已经成为越来越多的设计人员经常要面对的问题。另一方面,在需求牵引和技术推动的双重作用下,出现了将整个系统集成在一个芯片上的概念,即所谓的片上系统(SoC)。那些面积小、速度快、功耗低、可靠性好的设计具有很大的IP价值,将被集成系统复用。不管是IC设计还是SoC中的IP设计,物理设计都是一个重点和难点问题。由于工艺参数的缩小,随之出现的许多新的问题将变得更加复杂,如串扰、电迁移问题等。物理设计是顶层体系规划和底层建模的桥梁,在整个设计周期中占据越来越重要的位置。本文在YHFT-Dx芯片的IP化基础上,对物理设计中关注的一系列问题进行了研究,其中D3 IP已经交付用户使用。本文主要工作包括:1.布局规划作为物理设计中的关键步骤,其好坏直接影响布局布线的效果。本文针对DSP结构特征对布局规划阶段硬核模块的排列和调整方法,以及对基于标准单元区域的布局规划方法进行了分析和研究,并给出了两个IP核较好的布局规划方案。2.电源压降和电迁移问题变得十分重要,电源需要供应到每个逻辑单元,电源网格将布满整个芯片。因此,电源网格设计的好坏对性能、功耗、面积都有很大的影响。YHFT-Dx IP核在最坏情况下,结合精确的环带状电源线设计技术将压降控制在供电电压的5%以内,并解决了电子迁移现象严重的问题,从而增强了系统的可靠性。3.减小时钟偏差和时钟延迟是时钟网络规划及时钟布线的主要目标。文中采用了基于平衡缓冲树的时钟树综合方式对时钟网络设计流程和优化方法进行描述,最终得到的结果表明时钟布线的全局偏差控制在时钟周期的5%以内,符合时钟设计性能要求。4.基于时序驱动和拥塞驱动的布局布线可以减小电路延迟,满足时序要求,同时对可布通性问题很有帮助,从而减小设计迭代的次数。文中采用Astro等工具对YHFT-Dx IP核进行了时序和拥塞驱动的物理设计,得到了较好的时序结果,同时设计效率也得到提高。结果分析表明,典型情况下时钟周期为6ns,达到系统设计目标。5.IP核的验证是设计过程中重要环节,直接关系着IP核能否交付。本文设计通过了最终的时序和物理验证,并且提供用于SoC设计的各种相关视图。
李蜀霞[6]2008年在《基于ASIC实现雷达信号处理芯片的后端设计》文中认为随着集成电路设计方法学的发展,ASIC芯片设计水平得到了很大程度的提高,ASIC设计进入了以超深亚微米工艺为支撑的SoC时代。然而,超深亚微米工艺的引入以及系统芯片所具有的规模大、复杂度高、系统时钟频率快等特点,对传统的集成电路设计方法提出了严峻的挑战。采用传统的展平式(flat)版图设计方式来设计SoC芯片会导致工具处理能力严重不足、运行时间非常长,因此flat设计方式已经难以适用于系统芯片的设计,从而业界开发出了层次化(hierarchical)设计方式的版图设计方法。本文介绍了基于层次化设计方法的ASIC芯片后端设计流程。深入研究了布局规划、电源网络分配、时钟树综合、详细布线以及物理验证等后端设计关键技术。在这些技术基础上,结合SMIC的0.13μm工艺及Cadence公司的SoC Encounter自动布局布线工具,完成了一款500多万门的雷达芯片的后端设计。芯片的主要指标:(1)内部处理速度:250 MHz,I/O:125 MHz;(2)核心电压:1.2 V,I/O电压:3.3 V;(3)驱动电流:12mA;(4)规模:约515万门;(5)面积:约8mm×8mm;(6)平均功耗:3.5W(typical)。其层次化后端设计工作主要包括:布局规划、电源网络分配、硅虚拟原型设计、设计划分、子模块设计、顶层模块设计、设计合并及物理验证等。
王伟[7]2008年在《H.264/AVC-AVS视频解码芯片深亚微米互连效应与物理设计研究》文中研究指明随着集成电路工艺已经进入深亚微米水平,超大规模集成电路(VLSI)中金属互连线的各种寄生效应将会严重影响芯片物理设计的结果,甚至造成设计的失败。随之而来的电压降效应(IR Voltage Drop Effect)、电子迁移效应(EM Effect)、串扰噪声效应(Crosstalk Effect)以及工艺天线效应(Process Antenna Effect)等新问题已经成为深亚微米后端物理设计的瓶颈,这种潜在的由于互连效应所引发的芯片失效危险已经不容忽略。本课题根据集成电路深亚微米物理设计与优化的技术要求,切实考虑到可能出现的深亚微米互连效应的潜在问题,详细分析深亚微米制程下四种VLSI互连寄生效应的产生、危害和计算验证方法,并充分考虑到它们在深亚微米VLSI芯片后端物理设计中的影响,基于Cadence SoC Encounter数字IC设计平台,重点讨论物理设计中的预防、修复新方法、设计流程以及同实际物理设计紧密结合的设计迭代。同时,针对芯片面积和时序要求苛刻的特殊复杂芯片设计,进一步提出了优化的天线效应预防/修复迭代流程。在保证芯片性能满足要求和系统时序收敛的前提下,提高互连寄生效应的预防和修复效率并进一步节省迭代次数,节约芯片面积。上述研究成果成功应用于本研究室承担的“凤芯II号”H.264/AVC-AVS视频解码芯片的后端物理设计过程中,有力的确保了芯片最终流片的一次成功。本课题的研究,对当代深亚微米超大规模集成电路物理级设计与优化,具有一定的创新性意义和实际应用价值。
徐宁[8]2002年在《用于VLSI物理设计的计算智能算法研究及应用》文中研究表明大规模集成电路设计正向深亚微米工艺不断推进，已经突破100nm大关。现有EDA工具难以应付复杂度呈指数增长的诸多VLSI设计难题，也缺乏对深亚微米工艺下一系列新问题的考虑。VLSI物理设计中的布局、总体布线和详细布线是典型的NP问题，计算智能方法为解决NP复杂度的大规模问题展示了广阔前景，因此研究各种计算智能算法求解这类问题，对于满足深亚微米工艺下高性能物理设计中的诸多要求是十分重要的。本文工作正是在这样的背景下，基于中国博士后基金，结合四川省科技厅的应用基础项目 《计算智能在超大规模集成电路物理设计中的应用》，对计算智能算法及其在VLSI物理设计中的应用，展开了一些研究工作。本文完成的主要工作如下：1） 首次将分形技术引入到VLSI物理设计中，提出了一种崭新的布局线长估计方法，它与传统的线长估计方法比较，估计结果更接近于实际线长。计算机仿真结果表明它是一种实用且有效的线长估计方法。2） 首次将禁忌搜索算法与结群技术相结合，并将其分别应用于门阵列布局和BBL布局中，计算机模拟结果表明该算法鲁棒性强、有效，适应性广，适用于大规模门阵列布局和BBL布局问题，3） 分别用神经网络技术、遗传算法和蚁群算法对两端线网布线问题进行了研究，并对结果进行了分析比较。在不同布线阶段，分别采用上述方法，可大大提高两端线网布线效率。4） 提出了一种基于均场退火的通道布线算法，并与基于Hopfield 神经网络的通道算法进行了比较，结果表明在得到较好布线结果的情况下，其求解优化时间大大降低
圣应山[9]2006年在《HGD05A专用集成电路的设计》文中研究表明本论文主要阐述了一款面向消费类电子的专用控制芯片—HGD05A(芯片型号)的正向设计过程。 论文按照专用集成电路的设计流程,在回顾了集成电路发展历史和专用集成电路设计的一些相关概念后,论文详细地介绍和讨论了把RTL级硬件描述语言转换为门级网表的语法编译、转换、优化和工艺映射的综合过程,并以HGD05A为载体,讨论了综合中相关约束文件的设置,然后又重点讨论了使用标准单元库,把门级网表转换为物理版图的版图规划、布局、时钟树综合和布线的自动布局布线的全过程。 另外,在论文的最后章节部分还讨论了缩短芯片设计周期和提高芯片生产成功率的验证方法,如采用静态时序方法和形式化验证技术来减少芯片的验证时间,采用DRC、ERC和LVS等物理验证方法来提高芯片生产的成功率。 目前,HGD05A专用控制芯片已经在无锡上华0.50um两层金属工艺的生产线上投片生产,并且该芯片已经通过了测试,满足性能要求。
周凤亭[10]2005年在《基于PC+ASTRO的深亚微米布局布线流程研究》文中认为集成电路规模的不断增大,集成工艺不断进步,对集成电路的设计方法提出了更高要求。在深亚微米工艺下,由于互连延时在总延时中所占比重加大,连线间距及供电电压的减小,使得时序、信号完整性问题成为影响集成电路后端设计的主要因素。如何预测并能够真实反映这些深亚微米效应,需要一个简单的、可重复的已定义好的后端设计流程。集成电路后端设计的主要任务是布局布线,本文课题的研究方向是基于PC+Astro的深亚微米布局布线流程。PC即物理综合(Physical Compiler),它和Astro同是Synopsys公司的集成电路后端设计工具:前者侧重于标准单元布局,后者优侧重于时钟树综合和布线。本文利用其各自优点,在布局规划、布局、时钟树综合及布线等后端设计阶段分别使用。本文首先总结了后端设计中的主要延时模型、Astro寄生参数提取及时序优化。然后针对工程中心研发的SoC芯片Garfield,提出了其在SMIC(中芯国际)0.18μm工艺下使用Physical Compiler和Astro后端设计的流程。使用PC+Astro建立Garfield SMIC后端设计的四个步骤是本文的重点:在Astro中布局规划,进行手工摆放硬IP位置,模拟模块和数字模块分开及基于电压降和电迁移的电源/地布线;在PC中布局,运用命令physopt进行时序和拥塞驱动的标准单元布局,同时考虑了芯片的性能和可布线性;在Astro中时钟树综合及布线,考虑到门控单元的时钟树综合方法使得时钟树综合后芯片的最高运行频率可达100MHZ,分布式的布线方式可使布线时间缩短3到5倍。文中分别给出了这四个步骤的设计原理、方法及脚本。最后,本文还探索出使用makefile来对Garfield SMIC后端流程进行管理的方法。本文提出的布局布线流程对同类芯片也具有适用性。基于Garfield的实验结果表明:使用本文探索出的后端设计流程进行物理设计后,Garfield芯片的芯片面积为3610μm×3610μm,最高频率达到100MHZ,达到了设计的要求。
参考文献：
[1]. 大规模集成电路自动布局布线设计方法的研究[D]. 陈赟. 电子科技大学. 2003
[2]. 超大规模集成电路的物理设计研究[D]. 周俊. 同济大学. 2007
[3]. 面向模拟和数模混合集成电路的自动布线方法研究[D]. 杜昶旭. 清华大学. 2008
[4]. 微处理器片内互连的设计优化与分析[D]. 马永飞. 国防科学技术大学. 2005
[5]. “银河飞腾”DSP的IP核物理设计与优化[D]. 叶静. 国防科学技术大学. 2007
[6]. 基于ASIC实现雷达信号处理芯片的后端设计[D]. 李蜀霞. 电子科技大学. 2008
[7]. H.264/AVC-AVS视频解码芯片深亚微米互连效应与物理设计研究[D]. 王伟. 北京工业大学. 2008
[8]. 用于VLSI物理设计的计算智能算法研究及应用[D]. 徐宁. 电子科技大学. 2002
[9]. HGD05A专用集成电路的设计[D]. 圣应山. 合肥工业大学. 2006
[10]. 基于PC+ASTRO的深亚微米布局布线流程研究[D]. 周凤亭. 东南大学. 2005
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