导读:本文包含了可测性设计论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:测试,边界,存储器,门控,内建,故障诊断,折迭。
可测性设计论文文献综述
贾艺歌[1]（2019）在《随钻密度测井仪电源通信模块及其软件可测性设计》一文中研究指出随钻密度测井仪是通过伽马射线与地层物质发生康普顿效应与光电效应,测量地层光电吸收指数与地层密度的仪器,仪器通过计算地层关键参数,判断当前钻铤周围地层的物理性质。该仪器在井下跟随钻铤旋转工作,需要在高温强振动的环境下长时间保持作业状态,可靠的通信与稳定的供电是随钻密度测井仪正常作业的前提。本文描述随钻密度测井仪的工作原理与系统结构,依据仪器的测井工作流程,确定电源通信模块的工作内容和整体设计方案。其中硬件部分需要完成的工作包括通信电路设计、电源电路设计等;软件部分需要完成的工作包括工作模式设计、工作流程设计、命令解析系统设计、对异常的管理及恢复设计、数据存储设计、电源管理设计等。本文采用单片机与CPLD实现电源通信模块的核心控制功能,单片机作为电源通信模块软件功能实现的主体,控制CPLD完成电源监控与高速下载数据等功能,并实现控制器之间的协调工作。可靠性与稳定性是随钻密度测井仪的基本要求,加大在井上实验阶段对单片机程序的测试强度是软件开发工作的重点,因此提高单片机代码的可测性变得尤为重要。本文从软件开发框架与软件可测性度量模型两个方面着手,从软件架构层面提高代码可测性,选择并优化可测性度量模型,将软件可测性以量化的形式表示出来,最后通过软件测试工具验证可测性度量模型计算结果与实际测试结果的一致程度。本文设计一系列功能测试实验,验证电源通信模块的工作性能;完成联调实验,对测井采集的有效数据进行分析,检验电源通信模块设计的可行性。结果表明,随钻密度测井仪电源通信模块完成了设计要求。(本文来源于《电子科技大学》期刊2019-05-16）
陈传兵,许晓欣,李晓燕,李颖弢[2]（2018）在《1T1R结构RRAM的故障可测性设计》一文中研究指出阻变随机存储器(RRAM)中存在的故障严重影响产品的可靠性和良率。采用精确高效的测试方法能有效缩短工艺优化周期,降低测试成本。基于SMIC 28 nm工艺平台,完成了1T1R结构的1 Mbit RRAM模块的流片。详细分析了测试中的故障响应情况,并定义了一种故障识别表达式。在March算法的基础上,提出针对RRAM故障的有效测试算法,同时设计了可以定位故障的内建自测试(BIST)电路。仿真结果表明,该测试方案具有占用引脚较少、测试周期较短、故障定位准确、故障覆盖率高的优势。(本文来源于《半导体技术》期刊2018年05期）
閤兰花[3]（2018）在《锁相环电路的可测性设计研究》一文中研究指出锁相环广泛应用于频率合成、时钟分配、相位解调以及时钟恢复等,是无线通信、光纤链路、射频收发机及微型计算机等必不可少的一部分,其可测性设计对于确保整个电子系统的性能具有重要意义。常规锁相环可测性方法将结构测试和性能测试分离,导致测试需要复杂的外部测试仪器来验证待测锁相环的性能,或者不能检测锁相环中是否存在故障;且测试电路较为复杂,面积开销大。将两者分离测试需要较高的测试成本和较长的测试时间,降低了测试技术工程应用的价值。而当前少数几种能够同时完成结构测试和性能评估的锁相环可测性方法大多采用相互独立的测试结构,致使测试电路更加复杂,面积开销甚至可能超过待测锁相环电路的芯片面积,成本较高,且其故障覆盖率和测试分辨率仍有待提高。因此本文从兼顾结构测试和性能评估的锁相环可测性方案出发,重点研究了用同一个具有较高故障覆盖率和抖动测量分辨率的可测性电路同时完成锁相环的片上故障检测和抖动测量。本文的主要工作及创新点包括:(1)研究了电荷泵锁相环结构中故障与抖动的关系,分别从系统理论模型,行为级模型和晶体管级模型入手,定性定量分析了故障对抖动的影响。(2)提出了一种兼顾结构测试和性能评估的锁相环可测性结构。该结构提出一种高分辨率的时间数字转换器(TDC)结构用于同时实现锁相环的片上抖动测量和故障检测,其中使用待测锁相环作为延时探测器,探测时间差的范围更广;使用一个信号处理单元自动完成锁相环故障检测模式,抖动测量模式和时钟产生模式的相互转换,测试流程更简单;且只需一个外部使能信号用于测试,最小化对外部测试资源的需求。经验证,该结构对待测锁相环的性能影响较小,且具有较高的故障覆盖率和测量分辨率。(3)提出了基于缺陷测试(DOT)的全数字锁相环片上故障测试结构。该结构使用了一个新的鉴频鉴相器结构用于片上产生测试信号并控制整个检测流程,同时结合待测锁相环中存在的大部分模块作为输入激励产生器和用于测试评估的故障特征提取装置来完成故障检测,降低了测试面积开销。该结构只对待测锁相环的数字部分进行更改,因此对待测锁相环的性能影响较小。附加的测试电路是全数字并且极易实现,经优化整个测试电路最终由14个D触发器和3个多路复用器组成。经验证,该结构的故障覆盖率可达到98.75%。(4)提出了基于TDC的全数字锁相环片上抖动测量结构。该结构使用了一个新型TDC结构用于锁相环的片上抖动测量,大大降低了测试面积开销。应用所设计的鉴频鉴相器结构探测时间差,使得该电路尤其适用于探测极小或极大的时间抖动。而所提出的自参考测试电路避免了片上抖动测量时对外部无抖动参考信号的需求,降低了测试成本。测试电路只对待测锁相环的数字部分进行微小更改,因此对待测锁相环的性能影响较小。经验证,该结构的抖动测量分辨率能达到0.78ps,测量误差为5.78%。本文在TSMC 0.13-μm CMOS工艺上实现了该兼顾结构测试和性能评估的锁相环可测性结构,芯片面积是575.7×582.8μm~2,其中额外添加的可测性设计电路占0.78%。故障覆盖率为98.33%。抖动测量分辨率为0.9865ps,测量误差为11.91%,待测锁相环的均方根抖动为17.25ps。结果表明了所提出的锁相环可测性结构的有效性,实现了较高的故障覆盖率和抖动测量分辨率,并大大降低了面积开销。(本文来源于《东南大学》期刊2018-04-04）
曾凤姣[4]（2018）在《高速A/D转换器的关键电路及可测性设计》一文中研究指出A/D转换器是真实模拟世界与数字世界沟通的唯一桥梁,随着无线通信、数字示波器的发展对A/D转换器的速度要求越来越高。折迭插值A/D转换器具有高速、较高精度的优点。因此本文采用折迭插值结构,针对精度为8位、采样速率为1GHz的A/D转换器设计其关键电路。为了能够测试芯片流片后存在的问题,本文对电路功能模块设计了可测性电路。本文首先研究折迭插值的原理以及采用折迭和插值技术的优点。其次研究折迭插值A/D转换器的关键电路,主要包括参考电阻串、预放大器、平均电阻网络、折迭器、级间放大电路、内插电路、比较器以及基准电路等。主要研究关键电路对A/D转换器精度的影响。参考电阻串的作用是产生稳定的参考电压,本文采用LDO负反馈结构稳定电压。预放大器的作用是量化输入信号并产生过零点,为了减小预放大器的失调电压,本文设计了环形平均电阻网络。环形平均电阻网络的引入会带来边界效应,针对边界效应本文提出改变环形平均电阻的边界阻值和边缘放大器输入参考电压的方法,减小边界效应。折迭器的作用是将输入信号进行折迭,以达到减小比较器的数目,为了增加折迭器的增益,本文采用交叉连接的电流源作为折迭器的负载。级间放大器的作用是减小核心量化通路的失调电压和增加信号的摆幅使内插出的过零点准确,因此本文采用交叉连接的二极管作为负载,使得级间放大器具有较高增益的同时也具有较大的摆幅。为了达到高精度目的本文采用预放大可再生比较器。此外,本文对折迭插值A/D转换器的可测性设计进行了研究,主要是对各个模块进行功能测试,包括满量程调整模块输出电流、前台校准向量输出电压、数字校准电路寄存器中值的测试,最后是编码电路的测试,测试编码电路是否存在故障。本文采用TSMC 0.18?m CMOS工艺,在cadence环境下,对设计核心量化通路进行仿真,时钟采样频率为1GHz,输入信号为9.77MHz时,仿真得到ENOB为7.87 bits,当输入信号为498.05MHz时,有效位数为7.47 bits,所以输入信号从低频变化到高频,A/D转换器都具有良好的性能,各关键模块满足设计要求。最后是对可测性电路进行了验证,满足设计要求。(本文来源于《合肥工业大学》期刊2018-04-01）
冶小刚[5]（2018）在《一款多核SoC的可测性设计研究》一文中研究指出随着集成电路工艺尺寸的不断缩小,芯片集成规模的不断扩大,多核SoC的设计技术得以飞速发展。集成电路工艺向深亚微米甚至纳米级的发展,以及多核CPU体系架构的不断完善,使得多核SoC内部的数字逻辑与其上集成的IP核数目不断增加,这不仅对多核SoC的设计工作提出了更高的要求,也给多核SoC的测试工作带来了巨大的挑战。可测性设计作为一种为解决这些测试问题而得到不断发展的设计方法学,越来越受到工业界的广泛关注。其目的是在不影响芯片正常功能的前提下,在芯片设计的过程中考虑测试问题,通过添加额外的测试电路来实现芯片的可测试性,降低测试成本。本文是对项目组开发的DSDP16芯片制定完整地可测性设计方案并验证其可行性。DSDP16芯片是一款集成了两个处理器核心的高性能芯片,运行速度快,存储器数量多,设计过程中还使用了can,uart,a429等众多IP核,使得芯片结构更加复杂,这给可测性设计带来了极大的挑战。为达到芯片的测试目标并提高其易测性,本文从以下几个方面进行了研究与设计:(1)对芯片内部的数字功能逻辑采用基于at-speed的扫描路径设计,解决了对特征尺寸130nm以下的SoC中可能的与时序相关的跳变故障与路径延时故障的测试问题。包括使用片上时钟控制器电路产生全速测试所需的高频时钟,针对多核CPU内部数字逻辑的出现的测试图形过大的问题,采用了对扫描链的压缩设计来减少测试时间。最后针对自动测试向量生成后的覆盖率报告,对扫描设计中不可测的故障给出了分析与解决方案。(2)对芯片内部众多的嵌入式存储器,采用自底而上的层次化设计方法,依照大小和模块的不同分成不同的组,组内进行并行测试,组件进行串行测试,有效的降低了MBIST的功耗。(3)针对I/O引脚的测试问题,依照IEEE std 1149.1标准对DSDP16芯片实现了边界扫描设计。通过JTAG接口,完成了芯片周边管脚与板级芯片互连的测试和对MBIST电路的控制。最后,依照制定的可测性设计方案完成芯片内部的具体逻辑设计,并对这些设计电路的可行性与有效性进行了验证。(本文来源于《西安电子科技大学》期刊2018-04-01）
张鹏[6]（2017）在《多核处理器可测性设计及其ATE实现》一文中研究指出随着集成电路设计在纳米领域的不断发展,芯片可测性设计方法也得到不断的发展,针对不同类型的芯片,也产生了各种不同的可测性设计技术,更好的保证了芯片的质量。但随着纳米级故障数目的增加以及芯片的时钟越来越快,可测性设计也变得越来越复杂,为芯片的测试带来了严峻的挑战。本文主要研究多核处理器可测性设计及其ATE(自动测试设备)实现。以上研究是基于一款四核通用处理器,此处理器是采用SMIC 40nm工艺,芯片内集成了4个CPU(中央处理器)模块,在此模块上研究多核处理器可测性设计和如何在ATE上实现芯片量产测试。本论文主要研究两部分内容。第一部分针对CPUIP模块的数字部分研究可测性设计方法。此部分可测性设计主要采用扫描设计的方式,之后针对设计的扫描电路进行自动测试向量生成,最后对生成的向量进行功能以及时序仿真验证。这一部分的实现是通过代码编写与EDA(电子设计自动化)工具结合的方式,并给出了相应的处理流程。第二部分主要讲述如何在ATE上实现量产测试。此部分从硬件和软件方面介绍ATE开发流程,然后介绍程序调试过程和芯片产品流程。面对众多测试向量的难题,综合考虑调试时间和ATE的占用空间两方面的因素,提出压缩部分向量的调试方法,节约测试成本。针对芯片产品化,提出增加超高压测试项目的方法和芯片测试指标的分析方法,提高产品的可靠性。针对芯片量产测试,根据实际产品需求,提出多种分Bin的测试流程,节约测试时间,提高芯片良率。本文研究和实现的可测性设计方法已实际应用于工业生产,尤其是本文提出的DFT(可测性设计)设计流程、ATE量产测试程序的开发流程和调试方法可以很好的解决目前业界芯片量产测试程序开发周期长,芯片测试良率低的问题,对工业界同类型的设计有一定的借鉴意义。本论文研究的可测性设计方法和ATE开发流程已成功的在一款国内的通用处理器芯片上实现,目前此芯片已经产品化,并实际应用在桌面和服务器等领域。(本文来源于《西安电子科技大学》期刊2017-09-01）
欧阳晴昊[7]（2017）在《基于扫描链的SoC可测性设计及故障诊断技术研究》一文中研究指出随着集成电路的发展,工艺界制造水平日新月异,取得了长足进步,但是集成电路设计水平却跟不上飞速发展的制造工艺水平,这个“剪刀差”极大地制约了集成电路产业的进一步发展。因此片上系统(SoC,System on Chip)设计理念随之提出,即采用模块化设计思路,复用已有成熟的知识产权核(IP,Intellectual Property)。其极高的开发效率较短的产品面市时间使之成为集成电路设计主流,SoC芯片也被广泛应用到现代电子产品当中。但是SoC芯片的特点也带来了可测性设计和诊断方面的挑战,众多IP核的内嵌大大增加了测试和诊断难度。IP核种类繁多意味着测试所需手段的多样化;IP核内嵌意味着无法通过外部端口对其进行直接访问与控制,这便需要额外插入测试逻辑来提高电路的可控可观性能,增加了硬件开销;SoC芯片规模庞大、电路复杂则给故障诊断带来了极大挑战。为此,本文从以下几个方面开展SoC关键技术研究。1.面向SoC,设计并实现了集成压缩扫描链/逻辑内建自测试的混合电路:首先对集成扫描设计与逻辑内建自测试(Logic Build-in Self Test,LBIST)的可测性电路技术进行了研究,从高可靠性、硬件开销、测试向量生成时间和机台存储容量四个方面分析两者集成的必要性,基于EDA工具从两者结构上分析集成的可行性。面向实际SoC设计,设计并实现了混合压缩扫描链/逻辑内建自测试的设计流程,从工程实际证明该混合结构能正确完成扫描测试和逻辑内建自测试,并应用于机台测试。该技术能有效降低硬件开销、测试向量生成时间和机台存储空间。2.提出了一种SoC芯片内嵌IP核的扫描测试结构:对SoC芯片内嵌IP核的扫描测试结构进行研究;扫描测试长链结构方案上分析了 IP核扫描短链并长链原则。扫描压缩结构方案上从微观和宏观方面进行改进;微观方面,先进行IP核内同时钟域下短链串长链措施,以减少进压缩逻辑的扫描链数,降低压缩逻辑复杂性;宏观方面,增加IP核旁路机制,用单寄存器链来旁路IP核内扫描链以达到“欺骗”自动测试向量产生工具使向量生成过程顺利进行,该改进措施增加了测试方法多样性。综合考虑长链结构和压缩结构的优缺点,通过整合两套测试机制进一步改进扫描测试结构,使之可以进行叁种模式测试:IP单独测试,IP旁路测试,并行测试,极大地增加了测试灵活性。最后针对仿真过程出现的问题,进行测试结构再改进,借鉴IEEE1500标准,插入一个简化的隔离结构,用于增强IP核端口的可控可观测性,同时减少IP测试验证迭代流程。3.基于扫描链的SoC芯片硅后实速故障诊断技术研究;本文提出了一种基于带压缩扫描链的多IP核实速故障诊断方法,并借助mentor diagnose工具和一款流片后的芯片实现了诊断流程,验证了该方法对于故障诊断定位的有效性。通过故障定位可以加速机台测试过程的收敛,同时分析芯片频率电压shmoo图,对临界值附近的故障诊断定位、隔离检验,可以为后续系列芯片频率提升起指导作用。(本文来源于《湖南大学》期刊2017-05-10）
张昊[8]（2017）在《大规模数字电路系统可测性设计技术研究》一文中研究指出为满足大规模数字电路系统测试、故障诊断的需要,可测性(DFT)设计已成为大规模数字电路系统设计中不可或缺的重要组成部分。结合边界扫描测试原理和大规模数字电路系统的主要特点,研究DFT实现的技术途径,并将其用于某大规模数字电路系统的设计中。实现了该大规模数字电路系统的一键式互连故障诊断及可扫描网络准确定位,有效简化了测试复杂度。(本文来源于《微型机与应用》期刊2017年02期）
胡海涛,钟明琛,陈大为,陈莉[9]（2016）在《可测性设计测试向量低功耗设计方法》一文中研究指出随着半导体工艺尺寸的不断缩小和芯片集成度的提高,大规模、高性能处理器中的测试面临着许多严峻的挑战,其中,测试功耗已经成为大规模、高性能处理器生产测试中的关键性问题。可测性设计中的功耗较常规功能模式下的的功耗更高,过高的测试功耗高会导致芯片结构损坏、可靠性下降、成品率降低和测试成本增加等问题。可测性设计技术是降低测试成本,提高测试质量的有效手段,但是在对电路进行可测性设计的过程中有可能会造成功耗问题更加严重。本研究对可测性设计的低功耗测试向量的X-Fill、时钟门控、功率分割等低功耗技术进行了介绍和分析,通过开源处理器LEON3作为实例,进行了实用的低功耗测试技术的分析和实验,提出可测性设计低功耗测试向量的设计方法。(本文来源于《电子测量技术》期刊2016年11期）
李薇[10]（2016）在《边界扫描技术在板级可测性设计中的应用探索》一文中研究指出随着硬件系统的规模不断庞大,其内部精度也逐渐增加,相关的测试工作难度越来越大,在这一过程中应用边界扫描技术则能够较好的解决这一问题。本文主要探讨了边界扫描技术的原理,从设计、优化等各个方便针对边界扫描技术在板级可测性设计中的应用。最终结果提示该技术能够显着降低测试时间,对于提高系统经济价值具有较好的作用。(本文来源于《电子测试》期刊2016年05期）
可测性设计论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
阻变随机存储器(RRAM)中存在的故障严重影响产品的可靠性和良率。采用精确高效的测试方法能有效缩短工艺优化周期,降低测试成本。基于SMIC 28 nm工艺平台,完成了1T1R结构的1 Mbit RRAM模块的流片。详细分析了测试中的故障响应情况,并定义了一种故障识别表达式。在March算法的基础上,提出针对RRAM故障的有效测试算法,同时设计了可以定位故障的内建自测试(BIST)电路。仿真结果表明,该测试方案具有占用引脚较少、测试周期较短、故障定位准确、故障覆盖率高的优势。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
可测性设计论文参考文献
[1].贾艺歌.随钻密度测井仪电源通信模块及其软件可测性设计[D].电子科技大学.2019
[2].陈传兵,许晓欣,李晓燕,李颖弢.1T1R结构RRAM的故障可测性设计[J].半导体技术.2018
[3].閤兰花.锁相环电路的可测性设计研究[D].东南大学.2018
[4].曾凤姣.高速A/D转换器的关键电路及可测性设计[D].合肥工业大学.2018
[5].冶小刚.一款多核SoC的可测性设计研究[D].西安电子科技大学.2018
[6].张鹏.多核处理器可测性设计及其ATE实现[D].西安电子科技大学.2017
[7].欧阳晴昊.基于扫描链的SoC可测性设计及故障诊断技术研究[D].湖南大学.2017
[8].张昊.大规模数字电路系统可测性设计技术研究[J].微型机与应用.2017
[9].胡海涛,钟明琛,陈大为,陈莉.可测性设计测试向量低功耗设计方法[J].电子测量技术.2016
[10].李薇.边界扫描技术在板级可测性设计中的应用探索[J].电子测试.2016
论文知识图
