导读:本文包含了硬件可重构论文开题报告文献综述及选题提纲参考文献，主要关键词:神经网络,卷积神经网络,硬件加速器,可重构
硬件可重构论文文献综述
潘宏利[1]（2018）在《卷积神经网络可重构多模式硬件处理结构研究》一文中研究指出人工智能技术在人们的生活生产中越来越多地被提及,在国内外企业中已经有大量的人工智能产品推出,各大高校及研究机构也有大量的技术成果。学术界对人工智能技术的研究热度仍在不断攀升。人工智能已经成为了当今时代最有影响力的技术之一。卷积神经网络在人工智能的发展中具有很重要的地位,其在图像处理、目标识别、语音处理、自动驾驶等领域都取得了突出的成果。卷积神经网络的结构需要大量的运算资源与运算时间,而卷积层是网络中运算量最大的部分。早先人们采用CPU进行运算,效率不高。之后逐渐出现了利用GPU、FPGA以及ASIC技术对卷积神经网络进行加速的研究成果。其中ASIC相对GPU和FPGA,在性能、面积以及功耗方面具有一定的优势。针对卷积神经网络的结构特点,为了提高运算能力,降低功耗,本文对卷积神经网络专用的可重构多模式硬件运算处理结构进行了研究设计。结合一些经典的卷积神经网络模型特点,如AlexNet、GoogleNet、ResNet等,采用一种可重构的卷积运算单元,并对卷积运算单元进行结构划分及优化,构建了一个支持多种数据模式的可重构运算阵列结构,结构包含了24个能够支持8位定点和16位定点卷积运算的基本单元(PE)。对不同模式下的数据进行合理分配,同时支持1×1、3×3、5×5、7×7等不同大小的卷积运算。在PE单元内部利用了booth编码和树形乘法器结构,运算阵列在计算效率以及功耗等方面都有所改进。结合存储结构,在加速性能上得到了一定的提升。采用台积电(TSMC)65 nm工艺,时钟频率500 MHz,电压1 V,本设计与普通的单模式运算结构相比,面积消耗增加了约19%至46%,但是功耗降低了约52%。结合存储结构,多模式运算加速结构采用640 MHz,1 V,在16位定点模式下,峰值性能276.5 GOPS,总功耗599 mW。分别在AlexNet、GoogleNet和ResNet-34层卷积神经网络结构上进行分析,结构分别能实现帧率176.7 fps、75.4 fps和36.7 fps的效果。在8位定点模式下,峰值性能1105.9 GOPS,功耗599 mW,在AlexNet上帧率为737.2 fps,在GoogLeNet上为318.8 fps,在ResNet-34上为135.6 fps。与同类文献相比,在计算效率、能量效率和面积效率上分别提升了16.3%、1.17倍和2.4倍。设计的结构对于卷积神经网络加速处理具有重要的作用和应用前景。(本文来源于《哈尔滨工业大学》期刊2018-12-01）
严迎建,刘敏,邱钊洋[2]（2019）在《一种面向粗粒度可重构阵列的硬件木马检测算法的设计与实现》一文中研究指出硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点,提出基于分区和多变体逻辑指纹的硬件木马检测算法。该算法将电路划分为多个区域,采用逻辑指纹特征作为区域的标识符,通过在时空两个维度上比较分区的多变体逻辑指纹,实现了无黄金芯片的硬件木马检测和诊断。实验结果表明,所提检测算法对硬件木马检测有较高的检测成功率和较低的误判率。(本文来源于《电子与信息学报》期刊2019年05期）
徐金甫,刘露,李伟,南龙梅[3]（2018）在《基于3D碎裂度布局策略的可重构硬件任务调度算法》一文中研究指出现有硬件任务调度算法任务描述不完善且忽视时间维上紧凑性。该文考虑任务下载时间、完善任务属性,以器件2维资源与时间建立3维资源模型,将任务布局问题抽象成特殊的3维空间放置问题,在此模型上分析出现有算法不能克服任务不可预知性和资源占用多变性,导致调度成功率和资源利用率低。针对此问题,该文提出了一种3维可重构任务调度算法3D_RTSA。设计并实现了基于任务紧迫度的调度策略和基于3D碎裂度的布局策略。与其他4种算法实验对比结果表明,在重负载、小任务C30情况下,3D_RTSA调度成功率比GC,Lookaheadest,SPSA,DTI算法分别高3%,21%,28%,35%左右;在轻负载、大任务C50情况下,资源利用率比Lookaheadest,SPSA算法分别高5%,18%左右,且该文算法时间复杂度并未增加。(本文来源于《电子与信息学报》期刊2018年08期）
邵德立,骆云志,袁强[4]（2017）在《基于可重构硬件故障的自诊断技术研究》一文中研究指出针对目前应用较为广泛的可重构硬件的故障分析,在现有的技术基础上提出了一种分布式在线故障定位具有自诊断功能的新型可重构硬件系统,该系统主要由功能单元、容错开关模块、总线及基本I/O组成,实现了在线自诊断与自修复,大大降低了硬件开销和时间开销,该研究将用于某功能安全级控制系统中。(本文来源于《机电产品开发与创新》期刊2017年05期）
戴紫彬,王周闯,李伟,李嘉敏,南龙梅[5]（2017）在《可重构非线性布尔函数利用率模型研究与硬件设计》一文中研究指出为解决序列密码中非线性布尔函数(Non-Linear Boolean Function,NLBF)硬件资源利用率低的问题,该文对以查找表(Look-Up Table,LUT)为基本构件的利用率模型进行研究,并结合适配算法的前期处理结果确定影响硬件利用率的3个基本参数(LUT大小、单元规模和输入端口数目);在此基础上,以变量频次为约束实现NLBF的映射,完成非线性运算单元的设计,单元支持多路并行处理。在SMIC 180 nm下进行逻辑综合,并行度为32时,工作频率达到241 MHz,吞吐率为7.71 Gb/s;对不同NLBF进行利用率评估,利用率均达到91.14%以上,并且随着并行度增加,利用率不断增大。(本文来源于《电子与信息学报》期刊2017年05期）
边育心[6]（2016）在《一种支持OpenCL的异构多核可重构片上系统硬件架构研究与设计》一文中研究指出过去半个世纪以来,摩尔定律为半导体工业的发展提供了清晰的方向指南,即通过减少CMOS电路的特征尺寸来提升其性能。现有CMOS数字集成电路工艺受物理条件制约,其特征尺寸不可能无限制的缩小;受动态功耗影响,CPU的工作频率不能无限制上升。因此,CPU的性能不可能无限制的通过减小特征尺寸、提升CPU主频来提升。CPU的性能与能量效率需要通过新的材料、新架构、新器件获得进一步的提升。针对这一问题,本文着力于新架构的开发。目前常用于硬件加速的器件有GPGPU(通用图像处理器),FPGA(现场可编程门阵列)等。现有GPGPU其编程模型多与硬件绑定,通用性与可移植性差,并无法扩展到异构系统中去,且其功耗较高,能量效率低于FPGA。FPGA以其可重构特性有更高的性能与能量效率,但开发难度大,周期长,应用开发人员难以有效利用。针对这一问题,本文提出了基于FPGA器件,结合FPGA的硬件可编程特点,融合Open CL异构计算标准的HOCR-MPSOC(异构Open CL可重构多核片上系统)架构设计。HOCR-MPSOC使用Microblaze处理器作为主机,通过AXI4总线进行全局互联,连接Open CL从设备与外设驱动IP。每个Open CL从设备被称为计算单元。HOCR-MPSOC架构采用Open Risc1200作为运算元素,通过Wishbone总线进行计算单元内部互联,通过AXI4-Wishbone总线的桥接将整个计算单元挂载到主机及其全局总线的系统中。异构系统的优势是通过组织不同特点的核心来优化处理器内部结构,针对不同任务,通过主控制器调度各具特长的核心共同完成任务,实现处理器核心资源的最优配置从而达到最大的性能。HOCR-MPSOC的特色在于将支持Open CL异构标准的异构系统集成到一颗SOPC内,使该异构系统具备硬件可编程与可重构特性,可以大幅提升系统的能量效率与性能;通过设计支持高级编程语言的Open CL计算单元,可以降低该系统的应用开发难度,有利于软件应用的开发。整体架构预留硬件扩展接口,以便面向特殊应用的异构计算单元开发与接入,进一步提高系统的整体性能与能效。在实验分析中,本文采用了I3-2330处理器,HOCR-MPSOC,定制IP叁种方式完成256点FFT算法,通过比较其执行时间、功耗、消耗能量叁个指标,衡量其运算性能、能量效率,并做出分析,其结果也符合国内外现有研究成果的预期。基于以上的设计与实验,规划出HOCR-MPSOC的后续硬件与软件发展路线。(本文来源于《深圳大学》期刊2016-06-30）
韩佳[7]（2016）在《基于可重构计算硬件的HEVC运动估计算法实现技术研究》一文中研究指出HEVC(High Efficiency Video Coding)视频编码标准面向高清、超高清视频应用,采用更加高效的视频编码工具,与H.264编码标准相比较,HEVC对高质量视频编码的压缩率提高了约一倍,同时编码器的计算复杂度增加了数倍,其中运动估计计算复杂度最高。因此,研究运动估计算法实现,加速算法执行具有很重要的意义。可重构计算硬件既具有通用处理器的灵活性又具有专用集成电路的高性能、低功耗的优点,适合用来加速计算密集型任务。HEVC运动估计算法是典型的计算密集型任务,非常适合在可重构计算硬件上实现。本文研究HEVC运动估计全搜索算法在可重构计算硬件上的映射方法,着重解决算法映射面临的访存冲突问题和数据搬运时间优化问题。首先提出采用PU(Prediction Unit)间复用SAD(Sum of Absolute Difference)策略的基础架构;其次针对最小尺寸PU SAD生成模块的映射,提出两种减少存储器访问的映射方式:算法映射结构方式与基本计算单元并行方式;再次探讨减少存储器访问的加法树模块映射方法,并提出多级PU处理架构;最后研究当前块数据、参考块数据在可重构计算硬件的存储系统中的缓存与复用策略,降低对存储器的访问,减少数据搬运时间。本文采用提出的映射方法,在可重构计算硬件电子系统级模型上实现HEVC运动估计全搜索算法,支持8×8搜索区间,并支持从8×8到64×64全部对称PU划分方式,获得8.71的加速比,与编译器自动编译相比,该实现可以得到更好的加速效果,分析结果表明,本文提出的方法可以充分的利用可重构计算硬件的并行计算能力,较好的加速HEVC运动估计算法执行。为了满足格式为1920×1080@30fps高清视频实时编码要求,本文根据性能测试结果进行计算资源扩展分析,在此基础上,提出可重构计算硬件计算资源扩展方案。(本文来源于《上海交通大学》期刊2016-04-01）
付启沐[8]（2016）在《基于可重构硬件架构的MapReduce计算方法研究与实现》一文中研究指出随着互联网的飞速发展,信息量的爆炸式增长,需要高效的科学计算,以满足快速挖掘有价值信息的需求。在传统的计算机上处理海量的数据需要很长的时间消耗和能量代价,如何快速高效利用好海量的数据成为各行各业所面临的严峻考验。高效利用海量数据挖掘出有价值的信息成为工业界发展的必然选择。由Google实验室提出的MapReduce编程模型是一种快速、简洁、高效的大数据的处理方法。其通过对大数据块进行子任务划分、任务调配、并行化处理、容错处理等进行封装,很大程度上简化了并行程序的设计,目前已在Google、 Facebook、阿里巴巴等公司的许多项目中得到应用。相比较而言,传统的计算机其有限的运算单元和存储带宽,束缚其性能和功耗无法满足日益推成出新的应用需求。可重构计算架构的处理系统兼顾了专用集成电路的高效性和通用处理器的灵活性的优势,其可高效并行处理计算密集型应用的特点,成为解决并行计算多样性需求的有效途径。本文针对高效处理海量数据的场景下,对MapReduce编程模型和可重构计算技术进行了深入的研究；提出了将MapReduce编程模型与可重构计算技术相结合的研究方案；选取了Kmeans聚类算法和FIR滤波算法两种典型的算法作为目标算法；设计了Kmeas聚类算法和FIR滤波算法的MapReduce编程,完成了这两种算法在可重构硬件架构上的映射。完成了上述算法在可重构计算平台和通用计算平台ATOM230上的性能对比实验,实验结果表明：在可重构计算平台上实现基于MapReduce模型并行化的Kmeans聚类算法和FIR滤波算法在运行时间上较ATOM230通用计算平台分别提升3.2倍和2.6倍。(本文来源于《北京交通大学》期刊2016-03-17）
刘恒,黄凯,修思文,李奕均,严晓浪[9]（2016）在《多种哈希算法的可重构硬件架构设计》一文中研究指出针对现有的哈希算法硬件架构仅实现少量几种算法的问题,设计了一种可实现SM3,MD5,SHA-1以及SHA-2系列共7种哈希算法的可重构IP,以满足同一系统对安全性可选择的需求。通过分析各哈希算法及其运算逻辑的相似性,该设计最大化地重用加法器和寄存器,极大地减少了总的实现面积。此外,该设计灵活可配,可以对内存直接存取。以Altera的Stratix II为FPGA目标器件,其最高频率可达100 MHz,总面积较现有设计减少26.7%以上,且各算法单位面积吞吐率均优于现有设计。(本文来源于《计算机工程与科学》期刊2016年03期）
朱宁龙,戴紫彬,张立朝,赵峰[10]（2015）在《SM3及SHA-2系列算法硬件可重构设计与实现》一文中研究指出针对当前国内外杂凑算法标准和应用需求不同的现状,采用数据流可重构的设计思想和方法,在对SM3及SHA-2系列杂凑算法的不同特征进行分析研究的基础上,总结归纳出统一的处理模型,进而设计了一种新的硬件结构。基于该结构,根据不同环境对杂凑算法安全强度的不同要求,可以单独灵活地实现SM3,SHA-256,SHA-384及SHA-512算法。实验结果表明,设计的硬件电路有效降低了硬件资源消耗,提高了系统吞吐率,能够满足国内外商用杂凑算法的要求。(本文来源于《微电子学》期刊2015年06期）
硬件可重构论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
硬件木马检测已成为当前芯片安全领域的研究热点,现有检测算法大多面向ASIC电路和FPGA电路,且依赖于未感染硬件木马的黄金芯片,难以适应于由大规模可重构单元组成的粗粒度可重构阵列电路。因此,该文针对粗粒度可重构密码阵列的结构特点,提出基于分区和多变体逻辑指纹的硬件木马检测算法。该算法将电路划分为多个区域,采用逻辑指纹特征作为区域的标识符,通过在时空两个维度上比较分区的多变体逻辑指纹,实现了无黄金芯片的硬件木马检测和诊断。实验结果表明,所提检测算法对硬件木马检测有较高的检测成功率和较低的误判率。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
硬件可重构论文参考文献
[1].潘宏利.卷积神经网络可重构多模式硬件处理结构研究[D].哈尔滨工业大学.2018
[2].严迎建,刘敏,邱钊洋.一种面向粗粒度可重构阵列的硬件木马检测算法的设计与实现[J].电子与信息学报.2019
[3].徐金甫,刘露,李伟,南龙梅.基于3D碎裂度布局策略的可重构硬件任务调度算法[J].电子与信息学报.2018
[4].邵德立,骆云志,袁强.基于可重构硬件故障的自诊断技术研究[J].机电产品开发与创新.2017
[5].戴紫彬,王周闯,李伟,李嘉敏,南龙梅.可重构非线性布尔函数利用率模型研究与硬件设计[J].电子与信息学报.2017
[6].边育心.一种支持OpenCL的异构多核可重构片上系统硬件架构研究与设计[D].深圳大学.2016
[7].韩佳.基于可重构计算硬件的HEVC运动估计算法实现技术研究[D].上海交通大学.2016
[8].付启沐.基于可重构硬件架构的MapReduce计算方法研究与实现[D].北京交通大学.2016
[9].刘恒,黄凯,修思文,李奕均,严晓浪.多种哈希算法的可重构硬件架构设计[J].计算机工程与科学.2016
[10].朱宁龙,戴紫彬,张立朝,赵峰.SM3及SHA-2系列算法硬件可重构设计与实现[J].微电子学.2015