一、SRAM中新型结构的灵敏放大器及地址译码器的设计（论文文献综述）
吕嘉洵[1]（2021）在《应用于图像处理的超低功耗SRAM电路研究与设计》文中认为静态随机存储器（Static Random Access Memory,SRAM）是片上系统（So C）的重要组成部分,被大量应用于手持电子设备、传感器和医疗器械等超低功耗应用中。由于动态功耗与电源电压呈平方倍的关系,降低系统电源电压可以极大地降低其功耗。但由于在超低压下SRAM单元难以稳定工作,单纯地降低电源电压已经不再能满足超低功耗的需求。从而在一些可以忍受低位错误的应用中,如视频图像处理、大数据和神经网络等,采用近似SRAM结构可以进一步地降低系统的功耗和面积。本文首先介绍了超低功耗SRAM的设计方法,主要分为低压下的单元稳定性设计和近似结构设计。本文根据现有的对超低功耗SRAM电路的研究和设计,提出了一种可以应用于图像处理的采用近似结构单元设计方法的超低功耗SRAM电路,近似结构是指在SRAM的一个字中,高位和低位单元采用不同的单元结构。高位单元采用稳定性相对较高的单元结构,用于存储像素数据的高位,而低位单元的稳定性相对高位较低,以降低系统的功耗和面积。通过仿真对本设计的SRAM电路的高低位单元与各种单元的主要性能参数进行比较。同时对噪声容限、写裕度进行蒙特卡洛仿真得出高低位单元的错误率。本文搭建了一个1Kb大小的近似SRAM电路,同时设计了一个新型的灵敏放大器电路,用以解决单端读操作结构SRAM在超低压下存在的问题。之后对SRAM阵列电路进行了功能上的仿真,结果表明本设计的SRAM电路可以实现正确的保持和读写功能。在最低工作电压0.5V时,TT工艺角、25℃条件下,本设计的SRAM电路的最大工作频率约为250MHz。在以图像处理为应用对电路性能进行仿真时,根据高低位单元的错误率,利用MATLAB对图像插入随机错误,同时通过对电路的性能、面积和功耗之间进行权衡得出了在本设计的SRAM电路的一个8bit字中,高位单元的数目为3,低位单元的数目为5,单元阵列面积相比于纯低位SRAM电路单元阵列增加仅约为5.77%。本设计的SRAM电路的最佳工作电压为510m V至520m V之间,在该电压范围内,电路的平均动态功耗相比于纯低位SRAM电路增加了15%左右,性能则提升了55%以上。实现了付出较小面积和相对较低功耗损失的情况下,获得了显着的性能提升。
周雨辰[2]（2020）在《基于超深亚微米级的高性能低功耗SRAM的研究及设计》文中研究表明伴随着物理、材料学、工程设计技术等方面的高速发展以及相互交融,人们通过跨学科的合作,使得集成电路中的最小尺寸不断打破原有工艺上种种因素造成的限制,让集成电路的规模变的越来越大。特别地,在现代集成电路中,存储器电路所占有的比重相对较大。而在存储器电路中,由于静态随机存储器（SRAM）具有着不需要刷新、速度较快以及使用方便的突出特点,其占据着重要地位。现今,伴随着工艺的进步,SRAM获得了飞速的发展。工艺尺寸的减小虽然对SRAM的使用范围的扩大有着好处,但是也对SRAM性能的要求愈加的严格。这其中,又以SRAM的速度,功耗和稳定性为重中之重。因此,设计人员在设计SRAM时,需要考虑各种因素。为了解决在先进工艺下,设计出能够满足高性能的要求的同时,尽量降低SRAM功耗的问题,基于工程项目需求,本文首先从国内外SRAM的发展背景和研究现状的综述出发,结合了当今SRAM发展趋势的解决方法,设计一款采取了FinFET工艺的具有高性能低功耗的全定制35*2048 SRAM。本文具体工作是完成了以下设计:存储单元阵列布局,灵敏放大器及预充电路设计,地址译码电路设计,ELAT电路设计,读写电路设计,冗余修复电路设计和整体电路及其版图的设计。本文的创新点一是:在电路方面,使用门控时钟和尽量以静态电路为主,并且采用了分级译码降低译码延迟与功耗和ELAT控制信号静态转动态设计减少无效时钟,还对灵敏放大器和SRAM的读写电路进行改进,提高了读取速度。另外添加了冗余修复模块确保芯片良率;创新点二是:在版图方面,优化阵列版图布局,对灵敏放大器的版图结构设计优化,提升抗工艺偏差的能力,鲁棒性。整体设计完成之后,通过DRC和LVS验证,经Hspice和redhawk等仿真测试。因为要体现出此全定制的优越性,所以与工程中大量使用的SRAM IP核MC阵列进行读出速度和功耗的比较,论证设计的正确性和设计方式对高性能低功耗目标的实现。具体而言,在高性能方面,本设计实现了访存频率2.5GHz的设计目标,并且较之于MC阵列读出延迟快20%左右。在低功耗方面,本设计在性能远优于MC的阵列的同时,功耗与MC阵列在同一量级,动态功耗为1.01243*10-W1,达到了低功耗的目的,并且突出了全定制的优越性。本文旨在为以后其他人的设计工作提供一种具有可行性的参考方案。
吴晓清[3]（2020）在《应用于超低压系统的SRAM电路研究与设计》文中研究指明静态随机存储器（Static Random Access Memory,SRAM）作为SoC的重要组成部分,己被广泛应用于计算机、便携式移动设备、汽车电子、传感器和医疗设备等需要快速存取的高性能系统中。而随着半导体的制造工艺的不断进步,芯片上集成的晶体管的数目呈指数型增长,但也导致了功耗的增加。SoC的功耗影响电池供电的产品的寿命。为了降低SoC的功耗,对占SoC面积较大比例的SRAM进行低功耗的设计具有重要的研究意义。降低功耗的最有效的方法是降低电源电压,它可以二次方地降低动态功耗,大幅度降低静态功耗。然而,当电源电压降低到近阈值或亚阈值阶段时,受工艺参数波动的影响,单元的稳定性被削弱,甚至无法正常工作。另一方面,低压下软错误率明显升高,通过位交错结构结合传统的编码纠错技术（Error Correction Code,ECC）可以有效地消除软错误,但是会带来半选干扰的问题,影响半选单元的稳定性。针对上述挑战,本文设计了一个可以应用于超低压系统的SRAM单元,它可以稳定地工作在低压下,以达到减小系统功耗的目的。本文首先对超低压SRAM设计做了一个全面的综述。对近十几年的低压SRAM设计进行了分析和总结,为后续的新型低压SRAM设计提供参考。综述的内容涵盖了低压SRAM设计的各个参数指标、单元的稳定性提升技术的归纳分类、读位线泄漏电流问题的解决、软错误和半选问题的解决以及各种外围辅助技术。在综述的指导下,本文提出了一个应用于超低压系统的10T SRAM单元。该单元可以应用于位交错结构中解决半选干扰的问题。在40-nm标准CMOS工艺下对提出的单元以及其他几种低压SRAM进行了仿真比较,仿真的参数有保持静态噪声容限、读静态噪声容限、写裕度、读写功耗、静态功耗以及最小工作电压。仿真结果表明,提出的10T SRAM在低压下表现出较高的读写能力。在0.5V的电源电压下,其读稳定性与传统的低压8T单元相当,写能力为8T单元的6.14倍。在最差工艺角下进行蒙特卡洛仿真,考虑3σ的失败率,测得提出的10T单元的最小工作电压为0.438V。最后,针对提出的10T单元,搭建了1Kb的阵列,并设计的相应的外围电路。在TT工艺角、0.438V以及25℃下的前仿结果表明,单元的最大工作频率可以达到20.4MHz,读功耗为1.26μW,写功耗为2.45μW,静态功耗为0.37μW,写读一次的能耗为0.284pJ。
赖科[4]（2019）在《低电压CMOS静态随机存储器的研究与设计》文中进行了进一步梳理随着物联网行业的兴起,微处理器对功耗的要求越来越高,而用于高速缓存的静态随机存储器（SRAM）是微处理器的重要组成部分,为了降低其功耗,降低工作电压是一种有效的方法。但对于SRAM来说,降低电压会使其性能急剧恶化,存储单元的读写稳定性大幅降低,电路的时序可能发生不可预知的错误。基于以上的问题,论文研究了现有的技术,分析其电路结构,指出现有技术的不足之处,在现有技术基础上提出新型的电路结构,使其适用于低电压的环境下。本文的主要创新点包括:（1）提出基于施密特触发器型的10管存储单元,该存储单元可以提升读写能力,写裕度提升150%,读电流增大32%,并且降低了38.4%的静态功耗;（2）提出一种睡眠模式可动态调节的译码器,提出的译码器动态功耗降低了16.8%,静态功耗降低了75%;（3）提出可编程复制位线延迟技术,用于解决复制位线延迟不够精确的问题。提出的电路结构可以通过外部信号调节复制位线的放电单元,可以大幅提高复制位线的速度和能耗效率,并能使SRAM工作在更大的电压范围;（4）提出一种位线泄漏电流补偿电路,用于降低存储单元泄漏电流对位线放电的影响。这种电路可以使位线放电延迟降低64.1%以上,大大提升了SRAM在亚阈值电压条件的性能;（5）提出了衬底偏置的高阻输入型灵敏放大器,设计的灵敏放大器的速度提高了5.3%以上,失调电压偏差的标准差降低36.4%。本文采用SMIC 55nm 1P8M标准CMOS工艺实现了32kbit的SRAM,版图面积为194370um2,设计的SRAM最低可工作在300m V的电压下,在此电压下,SRAM的频率可以达到250k Hz,功耗为84.72nW。
顾东志[5]（2019）在《面向路由匹配的高能效存内处理SRAM设计》文中指出互联网的飞速发展对其承载能力和吞吐量提出了越来越高的要求,路由器作为互联网中负责转发数据的关键节点设备,其能效和性能也受到了越来越多的关注。路由器中存储路由表项的媒介一般由静态随机存储器（Static Random Access Memory,SRAM）承担,随着路由表项的增长,SRAM的访问功耗在路由器整体功耗中所占的比例越来越大,同时SRAM的延时也限制了路由器整体性能的提升。本文面向路由匹配应用,以提高路由匹配的能效和性能为目标,以存内处理（Processing in Memory,PIM）技术作为手段,在TSMC 28nm CMOS工艺下,以全定制的设计方法,完成了一款面向哈希路由匹配的存内处理SRAM的设计。其容量为512×64,在保留常规SRAM读写功能的同时,支持在存储器内部的并行匹配操作。本文的主要工作如下:（1）文献调研。对三种典型的路由匹配算法进行了综述,并对其存内处理可能性进行了分析与讨论;对现有的存内处理技术进行了综述,分析了当前存内处理技术的优缺点。（2）原理及电路设计。针对哈希路由匹配命中率高的特点,提出了存内并行匹配的方案,将匹配操作嵌入到SRAM内部并行执行,并采用灵敏放大器双次检测方案对结果进行检测,降低了路由匹配的功耗和延时。（3）版图实现与仿真。以全定制的方式实现了存内处理SRAM的版图设计,并提取版图中的寄生参数完成了功耗和延时的后仿真验证与分析比较。版图后的仿真结果表明:在0.9V的常规工作电压下,本文设计的面向路由匹配的存内处理SRAM,相比于传统商用编译器生成的相同容量的存储器,在用于路由匹配时,功耗降低了34.3%-50.9%,延时降低了34.1%-70.1%。但是,由于引入了一些额外的电路,使得面积开销增大了10%。
陈阳[6]（2019）在《MIPI DSI接口电路的研究与设计》文中指出MIPI接口（Mobile Industry Processor Interface,移动产业处理接口）是由MIPI联盟发起的为设计和推广硬件和软件接口,来简化设备内置组件的集成,提高移动设备的兼容性,具有低功耗、高数据传输速率的优点,被广泛应用于智能手机和平板电脑中,是该领域的研究热点。本文研究一种应用于AMOLED驱动芯片的MIPI高速接口电路,包含一个时钟通道和四个数据通道。每个通道包含高速数据传输和低功耗的指令传输,高速接收模块的每条数据通道速度可达1GHZ,四通道同时工作时可达4GHZ,高速模式和低功耗模式可以根据需求自由转换,达到速度和功耗的折衷。本文从MIPI协议的整体架构开始,介绍了MIPI的四个层次,并重点研究和设计了物理层关键电路,包括高速接收模块、偏置电路模块、低功耗接收模块等。其中高速比较器采用改进的电流增益自举放大器在保证带宽的前提下来提高比较器的增益,并采用校准电路保证高速比较器的精度。出于减小功耗的目的,高速接收模块只有在传输高速数据的时候才会开启,低功耗接收模块在接收指令时即开始工作。低功耗接收电路采用迟滞比较器的结构,达到滤除噪声的作用。SRAM的读写速度也会限制MIPI接口的速度,直接影响到显示图像的刷新速度和显示质量。因此本文研究和设计一种高速度、低功耗的SRAM电路的关键电路,包括存储单元、灵敏放大器、预充电路及读写控制电路等。本文设计的SRAM中4个存储单元为一组,由一个读写控制电路来控制存储器的读写,以减少芯片面积,降低设计复杂度。同时为了较快的充电速度,采用动态预充电路;为了数据的读写速度,采用锁存型灵敏放大器。本文基于UMC80nm的工艺,利用Cadence公司的Spectre软件对设计的电路进行仿真,仿真结果显示高速比较器的精度为5mV,传输延时为328.5ps,满足设计要求。对高速接收模块进行后仿单通道可实现1GHZ的传输速度,表明本文设计的MIPI电路能达到单通道1GHZ和低功耗20MHZ的数据传输速度,并且可以实现按需进行高速模式和低功耗模式的转换,达到了设计要求。
李雪健[7]（2019）在《CMOS集成电路SRAM存储单元抗辐射加固设计研究》文中研究指明随着集成电路产业的飞速发展,存储器在集成电路中所占比例已经达到90%,存储器的大规模应用使得其受到了越来越多的重视。然而随着半导体器件的尺寸越来越小,尤其在进入纳米尺寸后,存储器在辐射环境中越来越容易受到高能辐射粒子的影响而产生软错误,导致存储器的可靠性降低。静态随机存储器有着速度快、面积开销小等优点得到了广泛应用。然而在尺寸急剧缩减后,电源电压的不断减小,工作频率的提高,使得器件间的节点电容不断减小,SRAM存储单元对高能辐射粒子愈发敏感,内部节点发生单粒子翻转的现象不断增多。同时因为存储单元节点的物理距离减小,单个粒子入射可能因电荷共享导致存储单元内部多个节点发生翻转,其中最典型的就是双节点翻转,这些已经成为了影响存储器可靠性的重要因素,双节点翻转问题的出现对抗辐射加固存储器的设计提出了新的要求。本文针对SRAM存储单元可靠性降低的问题,详细分析了单粒子效应的概念、产生机理以及仿真建模;介绍了在器件尺寸不断减小的情况下,SRAM存储单元会因电荷共享效应产生双节点翻转问题。随后针对存储单元可靠性降低,介绍了不同层次的加固设计方法。对静态随机存储器的构成、分类、评价指标等基本知识做了系统概述,并给出SRAM电路的数据读写仿真,以及测量噪声容限、存取时间等关键参数的建模方法。最后本文介绍了国内外已有的抗辐射加固存储单元设计,阐述了不同存储单元的优缺点,针对已有的部分加固存储单元难以兼容可靠性、稳定性和存取速度的问题,提出了一种由12个晶体管构成的新型抗辐射加固存储单元RHM-NS 12T。RHM-NS 12T存储单元是由4个PMOS晶体管和8个NMOS晶体管组成的抗辐射加固12T存储单元,并由内部的4个NMOS构成了堆叠结构来降低存储单元的功耗;基于物理翻转机制避免了存储节点产生负向的瞬态脉冲,在存储节点之间引入的负反馈机制,有效阻碍了存储单元的翻转。详尽的仿真结果表明,所提出的存储单元不仅能够完全容忍敏感节点的翻转,还能够部分容忍电荷共享引起的双节点翻转;与已有的存储单元相比,所提出的存储单元的功耗、面积开销、读时间和写时间平均减小了18.28%、13.18%、5.76%和22.68%,并且最小噪声容限达到了350.29mV,结果表明该存储单元在面积开销、存取时间、功耗和稳定性方面取得了很好的折中。
吴宏强[8]（2017）在《基于自写回机制的SRAM灵敏放大器设计》文中指出随着微电子工艺的进步和集成电路设计能力的增强,芯片的特征尺寸不断缩小且发展为系统芯片SOC（SystemonChip）,如今,SOC已经发展为集成电路设计的主流技术,而SRAM作为SOC中重要的存储模块也得到了较快的发展。以改善SRAM的读性能为目的,本文改进了原有自写回灵敏放大器（self-write-back sense amplifier）的电路结构。新设计的灵敏放大器具有更快的速度,更低的失配电压,并因为其独特的电路结构可以较好的解决SRAM的读破坏问题,为一些可能造成读破坏的SRAM技术的应用铺平了道路。论文的主要工作如下:一:首先介绍了存储器的分类,指出了 SRAM灵敏放大器的重要性和研究意义。在此背景下,介绍了 SRAM的基本结构及其模块（单元电路、存储阵列、译码电路、灵敏放大器）的工作原理。以六管单元为例介绍了 SRAM的读、写、保持功能。文中突出灵敏放大器的重要性,分析了灵敏放大器的设计难点。二:对典型的灵敏放大器,如电流镜灵敏放大器、交叉耦合性灵敏放大器、锁存型灵敏放大器、电流型灵敏放大器（MCSA）分别进行了理论分析。介绍了它们的电路结构,指出了各自优缺点。在SMIC28nm环境下,探究了温度,电压对电流镜灵敏放大器、交叉耦合性灵敏放大器、锁存型灵敏放大器的影响。对于应用最为广泛的锁存型灵敏放大器,分别从理论分析,电路仿真和实测三个方面分析平衡管对于锁存型灵敏放大器的性能影响。三:分析了原有自写回灵敏放大器的结构特点、工作原理和应用意义。本文提出一款新型自写回灵敏放大器的电路结构,在分析其电路结构和工作原理后,在SMIC28nm环境下,设置了 tt、ss、ff三个工艺角,分别探究了不同电压、不同负载对两种自写回灵敏放大器的速度性能影响;测试了提出的灵敏放大器在三个工艺角下的功耗分布;并对比了在三个工艺角下,两款放大器的失调电压。新设计的自写回灵敏放大器的具体表现:在tt、ss、ff工艺角下,放电至200mv,提出的自写回灵敏放大器比原有放大器速度最大提高40.00%,最小提高21.70%;放电至1OOmv,速度最大提高44.30%,最小提高27.40%。从以上的数据可以看出,新提出的灵敏放大器有很大的速度优势,而且其在失配上也具有较好的优势。其仅在ff工艺角下,失配电压略大于原有灵敏放大器,在tt工艺角下,新提出的自写回灵敏放大器比原有放大器失调电压减小了 23.23mv,失调降低了69.06%;在ss工艺角下,新提出的自写回灵敏放大器比原有放大器提高了失调电压减小了 21.405mv,失调降低了 77.81%。
龚道辉[9]（2017）在《基于CNFET的三值存储器研究》文中提出静态随机存储器（Static Random Access Memory,SRAM）是数字系统的重要组成部分,常作处理器的高速缓存,提高数字系统运行速度。缩短存储器访问时间与提高存储密度是SRAM设计的重要指标。相比基于二值逻辑设计的SRAM,多值逻辑突破传统二值逻辑信号取值“0”、“1”的限制,如多值逻辑最小基的三值逻辑,其信号可取值“0”、“1”和“2”,因此多值逻辑电路单线信息携带量高,空间或时间利用率充分,有效的降低芯片的布线面积,提高SRAM存储密度。传统SRAM采用CMOS技术设计,随着特征尺寸缩小到纳米量级,互连线寄生效应带来的门延时、互连线串扰等问题越来越严重,缩短SRAM的访问时间遇到很大的挑战。而准一维结构碳纳米管（Carbon Nanotube,CNT）因具有弹道传输特性、化学性质稳定和栅压调制便捷等特点,具有代替CMOS工艺的可能。将CNTs作为导电沟道可制得碳纳米场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）。因CNFET的极间电容仅为MOSFET极间电容的4%,故利用CNFET设计的三值SRAM具有更小读写延时,可缩短SRAM的访问时间。在信息安全领域,因利用SRAM设计的物理不可克隆函数（Physical Unclonable Functions,PUF）电路具有更好的随机性和唯一性,SRAM-PUF电路的应用可增强信息系统的安全性。论文主要研究内容如下:1、基于CNFET的单端口三值SRAM单元设计:对碳纳米场效应晶体管的结构和物理特性进行分析,仿真验证基于CNFET设计的电路延时小、功耗低。结合多值存储原理和CNFET的物理特性,设计一种基于CNFET的单端口三值SRAM单元。2、基于CNFET的三值高效率地址译码器设计:通过分析地址译码器工作原理,利用三值反相器设计构成地址译码器的三值基本门电路。结合三值反相器和三值门电路设计带使能端的三值高效率地址译码器,译码效率是传统地址译码器效率的（1.5）n倍。3、基于CNFET的高速低功耗三值灵敏放大器设计:为提高三值SRAM单元的读写速度,通过分析灵敏放大器和三值SRAM原理,设计基于CNFET的高速低功耗三值灵敏放大器。利用三值灵敏放大器可增大三值SRAM位线电压输出摆幅,加快读写速度。4、基于CNFET的高性能三值SRAM-PUF电路设计:利用CNFET在制造过程中产生的随机工艺偏差,得到交叉耦合三值反相器的不同预充电电流。结合PUF电路工作原理,通过三值SRAM的竞争,产生唯一的、不可预测的输出响应,设计三值SRAM-PUF电路。对以上设计的SRAM电路和SRAM-PUF电路利用HSPICE进行仿真,分析电路逻辑功能、工作延时及功耗,验证三值SRAM电路的高速低功耗特性。
余群龄[10]（2012）在《基于65纳米SRAM的高速灵敏放大器的设计与实现》文中指出灵敏放大器因为具有检测小摆幅信号并可以将其快速放大为全摆幅逻辑信号的功能,所以已经被广泛运用于各种数字及模拟电路中,例如存储器（SRAM、 DRAM、Flash）、A/D转化器、数据接收器、片上收发器等。根据不同的应用领域,其结构略有不同,本文从提高SRAM存取速度的角度出发,重点研究了SRAM系统中的关键模块——灵敏放大器,在此基础上设计出了一种新型结构的高速灵敏放大器和提出了一种新型灵敏放大器失调电压的减小技术,并将该技术运用于一款512words×32bits的高速SRAM设计中。灵敏放大器的设计主要需要考虑失调、速度、功耗、面积和良率等指标,其中失调是其最重要的参数。随着半导体工艺技术的不断进步,工艺误差更容易导致器件的失配,由此更容易引起小摆幅输入信号被灵敏放大器错误放大,因此这对灵敏放大器的设计提出了更高的要求。本文首先分析了新工艺下灵敏放大器的设计重点和难点,然后分析了几种常用结构灵敏放大器的优缺点。针对两种常用结构灵敏放大器存在的优缺点,本文提出了一种新型结构的高速灵敏放大器,在SMIC65nm工艺下的仿真结果表明,对比结构一及二型灵敏放大器,与新型结构灵敏放大器连接的位线对形成相同差分电压的延时最小,其延时最大可减小18.26%;在相同仿真条件下,放大300mV差分电压,相比结构一型灵敏放大器,新型结构灵敏放大器速度可提高25.62%～50.38%,能耗可减小18.31%～27.72%；相比结构二型灵敏放大器,新型结构灵敏放大器速度可提高47.56%～58.72%,能耗可减小19.63%～44.98%。针对工艺进步导致失调增大的情况,本文提出了一种用于降低灵敏放大器失调电压,提高SRAM读操作速度的技术。所提出的失调电压减小方案在不需要任何面积补偿的前提下便能大幅度减小灵敏放大器的失调,并提高SRAM的读操作速度,通过仿真验证,当使能信号电压值减小至0.6V时,两种灵敏放大器失调电压的标准偏差减小幅度分别达到31.23%和25.17%；最优点时,与StrongARM SA相连的单列存储阵列总延时减小了14.98%,与Double-tail SA相连的单列存储阵列总延时减小了22.26%；当使能信号电压值为0.6V、位线挂载1024个存储单元时,与StrongARM型灵敏放大器相连的单列存储阵列总能耗减小了30.45%,与Double-tail SA相连的单列存储阵列总能耗减小了29.47%。本文最后将所提出的失调减小技术应用于一款容量为16Kb的SRAM中,前仿真结果Tcq的值介于226.1ps～644.3ps之间,后仿真结果介于644.1ps～1120.2ps之间,都小于1.25ns,完全达到项目指标800MHz～1.25GHz的要求。
二、SRAM中新型结构的灵敏放大器及地址译码器的设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、SRAM中新型结构的灵敏放大器及地址译码器的设计（论文提纲范文）
（1）应用于图像处理的超低功耗SRAM电路研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的创新与主要工作 |
| 1.4 本文安排 |
| 第二章 超低功耗SRAM设计原理及方法 |
| 2.1 SRAM存储单元介绍 |
| 2.1.1 传统6T单元 |
| 2.1.2 经典低压存储单元 |
| 2.2 近似SRAM设计概述 |
| 2.2.1 近似SRAM简介 |
| 2.2.2 近似SRAM单元设计方法 |
| 2.2.3 近似SRAM架构设计方法 |
| 2.3 本章小结 |
| 第三章 近似SRAM电路单元设计 |
| 3.1 高位单元结构设计 |
| 3.2 高位单元操作原理 |
| 3.2.1 保持操作 |
| 3.2.2 读操作 |
| 3.2.3 写操作 |
| 3.3 低位单元结构设计 |
| 3.4 低位单元操作原理 |
| 3.4.1 保持操作 |
| 3.4.2 读操作 |
| 3.4.3 写操作 |
| 3.5 本章小结 |
| 第四章 SRAM整体电路设计 |
| 4.1 阵列架构设计 |
| 4.2 外围电路设计 |
| 4.2.1 地址译码器 |
| 4.2.2 读写驱动电路 |
| 4.2.3 时序控制电路 |
| 4.2.4 灵敏放大器电路 |
| 4.3 整体电路功能仿真 |
| 4.4 本章小结 |
| 第五章 电路性能仿真及功耗分析 |
| 5.1 基于图像处理的性能仿真与分析 |
| 5.1.1 仿真方法介绍 |
| 5.1.2 SRAM单元电路性能仿真 |
| 5.2 阵列功耗的仿真与分析 |
| 5.2.1 阵列动态功耗 |
| 5.2.2 单元静态功耗 |
| 5.3 系统性能与面积功耗的权衡 |
| 5.3.1 性能与面积的权衡 |
| 5.3.2 性能与功耗的权衡 |
| 5.3.3 近似结构评估分析 |
| 5.4 单元读写速度 |
| 5.4.1 读速度 |
| 5.4.2 写速度 |
| 5.5 整体电路性能总结 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（2）基于超深亚微米级的高性能低功耗SRAM的研究及设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 存储器的发展趋势 |
| 1.2.1 高性能方向设计 |
| 1.2.2 低功耗方向设计 |
| 1.3 国内外的研究现状 |
| 1.4 本文的主要内容与组织结构 |
| 第二章 SRAM存储器的基本原理 |
| 2.1 SRAM结构 |
| 2.2 SRAM基本工作原理 |
| 2.3 SRAM存储单元 |
| 2.3.1 传统6T存储单元工作原理 |
| 2.3.2 SRAM存储单元静态容限 |
| 2.4 存储阵列 |
| 2.4.1 大容量存储阵列布局 |
| 2.4.2 小容量存储阵列布局 |
| 2.5 灵敏放大器 |
| 2.5.1 差分电流镜型灵敏放大器 |
| 2.5.2 交叉耦合型灵敏放大器 |
| 2.5.3 锁存型灵敏放大器 |
| 2.6 预充电路 |
| 2.7 译码电路 |
| 2.7.1 静态CMOS电路 |
| 2.7.2 动态逻辑电路 |
| 2.8 本章小结 |
| 第三章 高性能低功耗35*2048 SRAM设计 |
| 3.1 存储单元阵列布局 |
| 3.2 外部控制概述 |
| 3.3 灵敏放大器及预充电路设计 |
| 3.4 读写电路 |
| 3.5 地址译码电路设计 |
| 3.6 ELAT电路设计 |
| 3.7 自测试和存储器冗余设计 |
| 3.8 整体版图架构 |
| 3.9 本章小结 |
| 第四章 SRAM仿真验证 |
| 4.1 灵敏放大器时序仿真验证 |
| 4.2 ELAT时序仿真验证 |
| 4.3 整体电路时序仿真验证 |
| 4.4 整体电路功耗仿真 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
（3）应用于超低压系统的SRAM电路研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的创新与主要工作 |
| 1.4 本文的结构安排 |
| 第二章 低压SRAM设计综述 |
| 2.1 低压SRAM单元的工作原理与设计参数 |
| 2.1.1 保持操作与保持稳定性 |
| 2.1.2 读操作与读稳定性 |
| 2.1.3 写操作与写能力 |
| 2.1.4 功耗 |
| 2.1.5 读写时间 |
| 2.1.6 最小工作电压 |
| 2.1.7 面积 |
| 2.2 单元稳定性提升技术 |
| 2.2.1 基于施密特触发器的设计 |
| 2.2.2 读缓冲结构 |
| 2.2.3 伪节点技术 |
| 2.2.4 切断或削弱反馈环的设计 |
| 2.2.5 数据感知的写字线结构 |
| 2.3 其他设计考虑 |
| 2.3.1 读位线漏电流的问题与解决 |
| 2.3.2 软错误和半选问题的解决 |
| 2.4 外围辅助技术 |
| 2.4.1 读辅助技术 |
| 2.4.2 写辅助技术 |
| 2.4.3 减小读位线漏电流的辅助技术 |
| 2.4.4 灵敏放大器的设计 |
| 2.5 本章小结 |
| 第三章 应用于超低压系统的新型10T SRAM电路设计 |
| 3.1 电路设计 |
| 3.2 读写策略 |
| 3.2.1 读操作与读提升技术 |
| 3.2.2 写操作与写提升技术 |
| 3.3 半选问题的解决 |
| 3.4 本章小结 |
| 第四章 新型10T SRAM单元的性能仿真与分析 |
| 4.1 稳定性 |
| 4.1.1 保持静态噪声容限 |
| 4.1.2 读静态噪声容限 |
| 4.1.3 写裕度 |
| 4.2 读写时间 |
| 4.2.1 读时间 |
| 4.2.2 写时间 |
| 4.3 功耗 |
| 4.3.1 动态功耗 |
| 4.3.2 静态功耗 |
| 4.4 最小工作电压 |
| 4.5 面积 |
| 4.6 本章小结 |
| 第五章 新型10T SRAM单元的阵列设计与仿真 |
| 5.1 整体架构 |
| 5.2 外围电路设计 |
| 5.2.1 时序控制电路 |
| 5.2.2 译码器 |
| 5.2.3 读写控制信号驱动电路 |
| 5.2.4 灵敏放大器 |
| 5.3 整体电路的仿真结果 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）低电压CMOS静态随机存储器的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 低功耗技术的发展 |
| 1.3 SRAM的工作原理 |
| 第2章 低电压SRAM面临的挑战 |
| 2.1 静态噪声容限降低 |
| 2.2 位线电压受存储单元泄漏电流的影响增大 |
| 2.3 控制电路的时序变化增大 |
| 2.4 工艺偏差的影响增大 |
| 第3章 存储单元的研究与设计 |
| 3.1 6T存储单元的介绍 |
| 3.2 存储单元外围辅助电路介绍 |
| 3.3 新型存储单元的介绍 |
| 3.4 存储单元的设计 |
| 3.5 仿真结果 |
| 3.6 本章小结 |
| 第4章 SRAM时序电路的研究与设计 |
| 4.1 译码器分析 |
| 4.2 睡眠模式可动态调节的地址译码器的设计 |
| 4.3 复制位线延迟技术的研究 |
| 4.4 设计的可编程复制位线延迟技术 |
| 4.5 本章小结 |
| 第5章 灵敏放大器的研究与设计 |
| 5.1 灵敏放大器的分析 |
| 5.2 灵敏放大器的分类 |
| 5.2.1 电压型灵敏放大器 |
| 5.2.2 电流型灵敏放大器 |
| 5.2.3 电荷型灵敏放大器 |
| 5.3 灵敏放大器的失调电压 |
| 5.4 减少位线漏电流影响的电路设计 |
| 5.5 衬底调节的高阻输入型灵敏放大器的设计 |
| 5.6 本章小结 |
| 第6章 整体结果 |
| 6.1 设计的10T存储单元版图 |
| 6.2 SRAM整体版图设计 |
| 6.3 SRAM整体仿真结果 |
| 第7章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间的研究成果 |
（5）面向路由匹配的高能效存内处理SRAM设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 路由匹配及其研究现状 |
| 1.3 存内处理及其设计挑战 |
| 1.3.1 存内处理技术 |
| 1.3.2 存内处理的设计挑战 |
| 1.4 论文的主要工作及组织结构 |
| 1.5 本章小结 |
| 第二章 路由匹配算法及存内处理综述 |
| 2.1 典型的路由匹配算法 |
| 2.1.1 基于前缀树的路由匹配 |
| 2.1.2 基于哈希的路由匹配 |
| 2.1.3 基于CAM的路由匹配 |
| 2.1.4 存内处理可能性分析 |
| 2.2 SRAM简介 |
| 2.2.1 SRAM存储单元工作原理 |
| 2.2.2 SRAM整体结构 |
| 2.3 存内处理设计综述 |
| 2.3.1 存内处理实现方式 |
| 2.3.2 数据稳定性 |
| 2.3.3 位线信号检测 |
| 2.3.4 基于超CMOS技术的存内处理 |
| 2.4 本章小结 |
| 第三章 面向哈希匹配的存内处理SRAM设计 |
| 3.1 存内匹配方案的原理设计 |
| 3.1.1 存内并行匹配工作流程 |
| 3.1.2 存内并行匹配原理 |
| 3.1.3 位线电压检测原理 |
| 3.1.4 容错设计原理 |
| 3.2 存内匹配方案的电路设计 |
| 3.2.1 整体结构 |
| 3.2.2 输入锁存与输入输出驱动电路 |
| 3.2.3 字线驱动与字线电压调节电路 |
| 3.2.4 检测电路 |
| 3.2.5 时序设计 |
| 3.3 噪声分析 |
| 3.3.1 泄漏电流的影响 |
| 3.3.2 串扰的影响 |
| 3.3.3 电荷共享的影响 |
| 3.4 本章小结 |
| 第四章 版图实现与仿真 |
| 4.1 版图实现 |
| 4.2 仿真结果 |
| 4.2.1 存储单元稳定性仿真 |
| 4.2.2 检测误判率仿真 |
| 4.2.3 延时与功耗仿真 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（6）MIPI DSI接口电路的研究与设计（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 MIPI的研究现状 |
| 1.3 论文主要研究内容及结构安排 |
| 第二章 MIPI DSI简介及MIPI接口工作模式 |
| 2.1 MIPI DSI简介 |
| 2.2 本文物理层模拟电路架构描述 |
| 2.3 本文MIPI接口工作模式简介 |
| 2.4 本章小结 |
| 第三章 MIPI接口物理层电路设计及仿真验证 |
| 3.1 偏置电路设计 |
| 3.1.1 基准电压产生电路 |
| 3.2 参考电压产生电路 |
| 3.2.1 偏置电流产生电路 |
| 3.2.2 片内电阻校准电路 |
| 3.2.3 仿真结果分析 |
| 3.3 高速接收模块设计 |
| 3.3.1 电平移位电路 |
| 3.3.2 高速比较器电路设计 |
| 3.3.3 高速比较器校准电路设计 |
| 3.3.4 串行转并行模块电路设计 |
| 3.3.5 仿真结果分析 |
| 3.4 低功耗接收模块设计 |
| 3.4.1 超低功耗模块(ULP) |
| 3.4.2 仿真结果分析 |
| 3.5 本章小结 |
| 第四章 版图设计 |
| 4.1 版图简介 |
| 4.2 版图设计流程 |
| 4.3 版图设计注意事项 |
| 4.4 高速接收模块版图及后仿 |
| 4.5 本章小结 |
| 第五章 芯片内置SRAM电路设计 |
| 5.1 SRAM电路基本结构 |
| 5.2 SRAM存储电路设计 |
| 5.2.1 存储单元设计 |
| 5.2.2 预充电路设计 |
| 5.2.3 灵敏放大器 |
| 5.3 SRAM读写控制电路设计 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
（7）CMOS集成电路SRAM存储单元抗辐射加固设计研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 存储器基本知识与分类 |
| 1.1.2 辐射环境中存储器可靠性问题 |
| 1.1.3 集成电路工艺缩减的影响 |
| 1.2 各层次抗辐射加固技术的研究现状 |
| 1.2.1 工艺级加固 |
| 1.2.2 版图级加固 |
| 1.2.3 电路级加固 |
| 1.2.4 系统级加固 |
| 1.3 本文的研究内容和组织结构 |
| 1.3.1 研究内容 |
| 1.3.2 组织结构 |
| 第2章 SRAM存储电路相关知识 |
| 2.1 半导体存储器 |
| 2.2 SRAM存储器基本组成 |
| 2.2.1 存储阵列 |
| 2.2.2 灵敏放大器 |
| 2.2.3 地址译码器电路 |
| 2.2.4 控制电路 |
| 2.2.5 存储单元 |
| 2.3 SRAM的评价指标 |
| 2.3.1 SRAM存储容量 |
| 2.3.2 SRAM存取时间和功耗 |
| 2.3.3 SRAM存储器可靠性和稳定性 |
| 2.4 本章小结 |
| 第3章 SRAM存储单元工作原理及加固存储单元设计 |
| 3.1 标准6T存储单元 |
| 3.1.1 6T存储单元的写操作 |
| 3.1.2 6T存储单元的读操作 |
| 3.1.3 6T单元的保持操作 |
| 3.1.4 6T存储单元的SEU分析 |
| 3.2 SRAM存储单元加固方案 |
| 3.2.1 增加冗余晶体管/交叉互锁的连线方式 |
| 3.2.2 三模冗余加固 |
| 3.2.3 时间冗余加固 |
| 3.3 抗辐射加固存储单元设计 |
| 3.4 本章小结 |
| 第4章 本文提出的RHM-NS12T加固存储单元 |
| 4.1 RHM-NS12T存储单元 |
| 4.1.1 电路结构 |
| 4.1.2 工作原理和读写时序仿真 |
| 4.1.3 容错原理分析 |
| 4.2 仿真分析 |
| 4.2.1 仿真与验证 |
| 4.2.2 加固存储单元设计的综合比较 |
| 4.3 本章小结 |
| 第5章 总结与展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（8）基于自写回机制的SRAM灵敏放大器设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 论文的研究背景 |
| 1.2 存储器的分类 |
| 1.2.1 非挥发性存储器 |
| 1.2.2 挥发性存储器 |
| 1.3 SRAM及其灵敏放大器的研究意义 |
| 1.4 论文的整体结构 |
| 第2章 SRAM结构简介 |
| 2.1 SRAM的基本结构 |
| 2.1.1 SRAM (512x16 bit)版图 |
| 2.2 SRAM存储单元电路 |
| 2.2.1 6T单元 |
| 2.2.2 7T和8T单元 |
| 2.3 存储阵列 |
| 2.4 地址译码器电路 |
| 2.5 灵敏放大器 |
| 2.5.1 灵敏放大器的设计难点 |
| 2.6 SRAM发展趋势 |
| 第3章 灵敏放大器的理论分析与比较 |
| 3.1 电压型灵敏放大器 |
| 3.1.1 电流镜型灵敏放大器 |
| 3.1.2 交叉耦合型灵敏放大器 |
| 3.1.3 锁存型灵敏放大器 |
| 3.1.4 增加平衡管的锁存型灵敏放大器 |
| 3.2 电流型灵敏放大器 |
| 3.2.1 MCSA电流型灵敏放大器 |
| 第4章 新型自写回灵敏放大器的设计 |
| 4.1 新型自写回灵敏放大器的设计思想背景 |
| 4.1.1 原有自写回灵敏放大器的介绍与分析 |
| 4.1.2 读破坏 |
| 4.2 新型自写回灵敏放大器 |
| 4.2.1 新提出的自写回灵敏放大器的原理分析 |
| 4.3 新型自写回灵敏放大器的性能仿真 |
| 4.3.1 不同电源电压下,新型自写回灵敏放大器速度表现 |
| 4.3.2 不同负载下,新型自写回灵敏放大器的速度表现 |
| 4.3.3 新型自写回灵敏放大器的功耗分布 |
| 4.3.4 新型自写回灵敏放大器的失调电压 |
| 第5章 总结与展望 |
| 工作总结 |
| 工作展望 |
| 参考文献 |
| 附图表 |
| 致谢 |
（9）基于CNFET的三值存储器研究（论文提纲范文）
| 摘要 |
| Abstract |
| 引言 |
| 1 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 内容安排 |
| 2 基于CNFET的三值SRAM体系结构和多值逻辑理论研究 |
| 2.1 多值逻辑理论 |
| 2.1.1 三值格代数 |
| 2.1.2 开关—信号理论 |
| 2.2 CNFET结构特点 |
| 2.3 三值SRAM体系结构 |
| 2.4 本章小结 |
| 3 基于CNFET的单端口三值SRAM单元设计 |
| 3.1 三值反相器设计 |
| 3.2 单端口三值SRAM单元设计 |
| 3.3 计算机仿真与分析 |
| 3.3.1 静态噪声容限 |
| 3.3.2 延时与功耗 |
| 3.4 本章小结 |
| 4 基于CNFET的三值高效率地址译码器设计 |
| 4.1 三值门电路设计 |
| 4.2 三值地址译码器设计 |
| 4.2.1 1 线—3 线地址译码器 |
| 4.2.2 2 线—9 线地址译码器 |
| 4.2.3 4 线—81 线及n线—3n线地址译码器 |
| 4.3 计算机仿真与分析 |
| 4.3.1 工作波形及译码效率 |
| 4.3.2 延时及功耗 |
| 4.4 本章小结 |
| 5 基于CNFET的高速低功耗三值灵敏放大器设计 |
| 5.1 基于CNFET的三值灵敏放大器设计 |
| 5.2 计算机仿真与分析 |
| 5.2.1 工作波形、速度及功耗 |
| 5.2.2 芯片成品率及稳定性 |
| 5.3 本章小结 |
| 6 基于CNFET的高性能三值SRAM-PUF电路设计 |
| 6.1 PUF电路概述 |
| 6.2 基于CNFET的三值SRAM-PUF电路设计 |
| 6.2.1 失配分析 |
| 6.2.2 基于CNFET的三值SRAM-PUF单元 |
| 6.2.3 基于CNFET的三值n位SRAM-PUF电路 |
| 6.3 计算机仿真与分析 |
| 6.3.1 随机性 |
| 6.3.2 唯一性 |
| 6.3.3 工作速度 |
| 6.4 本章小结 |
| 7 结束语 |
| 7.1 本文工作小结 |
| 7.2 未来工作展望 |
| 参考文献 |
| 附录A |
| 在学研究成果 |
| 致谢 |
（10）基于65纳米SRAM的高速灵敏放大器的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 第1章 绪论 |
| 1.1 课题来源 |
| 1.2 课题研究背景及意义 |
| 1.3 灵敏放大器的设计难点及重点 |
| 1.4 课题的主要工作和意义 |
| 1.5 论文章节组成 |
| 1.6 本章小结 |
| 第2章 常用结构灵敏放大器分析 |
| 2.1 电压型灵敏放大器 |
| 2.1.1 电流镜型电压灵敏放大器 |
| 2.1.2 交叉耦合型电压灵敏放大器 |
| 2.1.3 锁存型电压灵敏放大器 |
| 2.1.4 自写回电压灵敏放大器 |
| 2.2 电流型灵敏放大器 |
| 2.3 本章小结 |
| 第3章 新型结构灵敏放大器设 |
| 3.1 新型灵敏放大器设计思想背景 |
| 3.2 新型灵敏放大器设计 |
| 3.2.1 新型灵敏放大器基本结构 |
| 3.2.2 新型灵敏放大器工作原理 |
| 3.2.3 仿真结果分析 |
| 3.3 本章小结 |
| 第4章 灵敏放大器失调电压减小技术 |
| 4.1 失调电压减小技术提出的技术背景 |
| 4.2 灵敏放大器新型失调电压减小技术 |
| 4.2.1 基本原理 |
| 4.2.2 技术应用及仿真结果分析 |
| 4.2.3 电路实现 |
| 4.3 本章小结 |
| 第5章 16Kb SRAM设计及实现 |
| 5.1 16Kb SRAM原理图实现 |
| 5.1.1 关键模块原理图设计及分析 |
| 5.1.2 整体SRAM原理图仿真与分析 |
| 5.1.3 原理图特色总结 |
| 5.2 16Kb SRAM版图实现 |
| 5.2.1 版图布局 |
| 5.2.2 整体SRAM版图仿真与分析 |
| 5.2.3 版图特色总结 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 设计总结 |
| 6.2 工作展望 |
| 图表目录 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间取得的科研成果 |
四、SRAM中新型结构的灵敏放大器及地址译码器的设计（论文参考文献）
- [1]应用于图像处理的超低功耗SRAM电路研究与设计[D]. 吕嘉洵. 电子科技大学, 2021(01)
- [2]基于超深亚微米级的高性能低功耗SRAM的研究及设计[D]. 周雨辰. 电子科技大学, 2020(07)
- [3]应用于超低压系统的SRAM电路研究与设计[D]. 吴晓清. 电子科技大学, 2020(07)
- [4]低电压CMOS静态随机存储器的研究与设计[D]. 赖科. 深圳大学, 2019(01)
- [5]面向路由匹配的高能效存内处理SRAM设计[D]. 顾东志. 东南大学, 2019(06)
- [6]MIPI DSI接口电路的研究与设计[D]. 陈阳. 合肥工业大学, 2019(01)
- [7]CMOS集成电路SRAM存储单元抗辐射加固设计研究[D]. 李雪健. 合肥工业大学, 2019(01)
- [8]基于自写回机制的SRAM灵敏放大器设计[D]. 吴宏强. 安徽大学, 2017(08)
- [9]基于CNFET的三值存储器研究[D]. 龚道辉. 宁波大学, 2017(02)
- [10]基于65纳米SRAM的高速灵敏放大器的设计与实现[D]. 余群龄. 安徽大学, 2012(10)