导读:本文包含了高速数字电路论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:数字电路,完整性,信号,数字,逻辑,夹具,高等教育。
高速数字电路论文文献综述
贾明福,宋舒雯,王宁,袁寰[1]（2019）在《合理运用SI技术快速收敛高速数字电路设计》一文中研究指出随着数字电路集成度和工作频率的不断提高,信号完整性(Signal Integrity, SI)问题在产品研制过程中越来越突出。以惯导系统中的某导航计算机为例,针对故障信号回路,使用仿真软件对其SDRAM时钟信号进行信号完整性仿真,并进行优化设计。通过对比优化前和优化后的仿真与测量结果,验证了由于端接参数不匹配造成SDRAM时钟信号的非单调性畸变问题。仿真与测量结果表明,在产品研制流程中加入信号完整性仿真环节有利于设计快速收敛,提前规避风险,缩短研发周期,降低设计成本,提高电路产品的可靠性和电磁兼容性。(本文来源于《导航定位与授时》期刊2019年02期）
贾谦,张瑞,张涛,尹萍[2]（2019）在《高速数字集成电路ATE测试中的信道损耗补偿》一文中研究指出在高速数字集成电路的测试过程中,自动测试机台ATE和测试夹具扮演了非常重要的角色。由ATE脚端界面电路带宽限制和测试夹具损耗所形成的信道损耗对测试结果的准确性有重大影响。在本文中笔者针对两种信道损耗补偿的方法——去嵌和均衡,进行了研究并给出一些应用实例和结果。集成电路测试是整个集成电路生产制造流程中非常重要的一环,对于数据速率高达几十Gbps的高速数(本文来源于《电子世界》期刊2019年03期）
高文斌,梁晓,张春年,毕玉,樊晓冬[3]（2018）在《基于高速数字电路中的信号完整性分析》一文中研究指出随着信息时代的发展,电子产品在不断的增多,电路板使用的数量与频率都在不断的增多,因此会导致许多信号完整性问题。高速电路设计的一大重要环节便是信号的完整性,信号完整性分析对于高速数字电路设计是具有重要意义的。本文对高速数字电路设计的完整性进行了相关概述,在此基础上对信号完整性的影响主要因素进行了分析,为工程应用做参考,增强高速电路信号完整性。(本文来源于《电子技术与软件工程》期刊2018年24期）
孙丽华[4]（2018）在《高速数字电路设计技术的应用》一文中研究指出高速数字电路被越来越广泛的运用于人们的生活和工作中,此电路的设计是一项专业性强达成度高的工作,设计水平直接影响到信号传输质量,因此要求设计人员在设计过程中需要全面考量各方面的因素,其对于设计中的传输线路功能需要重视,只有这样才能达到数字电路,满足实际应用的需求,本文就高速数字电路设计技术应用展开分析。(本文来源于《电子技术与软件工程》期刊2018年16期）
开磊[5]（2018）在《高速数字逻辑电路理论基础及发展趋势》一文中研究指出作为构成高速电路系统的关键组成部分,传输线属于双导体结构。在传输线基础原理的前提下,能够开展抑制噪声和分析高速信号的处理工作。本研究针对高速传输概念和与理论基础进行了概述,并基于此探析了高速数字逻辑电路的今后发展趋势。(本文来源于《商业故事》期刊2018年19期）
王腾飞[6]（2018）在《板级多负载端接的高速数字电路的信号完整性分析》一文中研究指出随着电子系统功能日益复杂,信号速率的不断提升,迫使终端设备所消耗的内存资源也不断提升,对DDR电路设计的要求也更加苛刻。并行高速总线DDR中有众多不同功能的信号线,所挂载的负载颗粒数量也不相同。板级多负载高速电路中存在多处阻抗不连续,使信号完整性问题日益突出。由于板级电路布线空间的局限性和芯片封装结构的复杂性,板级多负载电路的设计难度越来越大。成本控制与性能提升是当前高速电路设计领域的最大矛盾,也是推动信号完整性学科发展的一个关键因素。本文分别针对板级多负载电路设计中不连续互连引起的反射和多线网中的串扰提出了优化设计方法,在低成本设计的要求下实现信号传输性能的提升。(1)针对多负载电路中的反射问题,从电磁波的角度分析了反射的形成机理,反射问题的主要矛盾是端接优化和成本控制。本文重点针对Fly-by拓扑,提出了一种新的反射优化方法,通过控制时序延时使各反射节点的正负反射相互抵消,减小端接阻抗的数量。首先根据信号的传输路径,理论推导了Fly-by拓扑结构中各反射节点的反射系数和传输系数表达式;然后通过分析桩线时延和主传输线时延对信号传输性能的影响,给出了抵消各反射节点的正负反射信号的设计方法;最后通过仿真验证了本方案的可行性和有效性,有效地改善了接收端信号的质量且减少了端接阻抗的使用数量。(2)针对多负载电路中的串扰问题,工程上经常采用添加带短路过孔的防护布线来抑制串扰,引入短路过孔的同时也增加了电路的设计成本。本文理论分析了防护布线在串扰噪声抑制中的重要角色,重点针对微带线和共面线的防护线上的短路过孔进行了研究,给出了防护线短路过孔数目的控制方法,以消除防护布线过设计导致的高花费。首先针对有地平面参考的微带线,通过分析串扰形成的机理确定了防护线上最优的过孔数量。然后针对无地平面参考的共面线结构,通过提取共面线的电路参数分析信号的传输路径,确定了共面线防护线上最优的过孔数量。共面线的防护布线上只在两端添加短路过孔即可使远端串扰达到最小。最后通过叁维仿真软件HFSS验证了微带线和共面线的防护布线上过孔数量优化方法的有效性。通过本文的研究,降低了多负载高速数字电路中的反射和串扰噪声,并且优化了防护布线上短路过孔的数量,既提高了电路的传输性能,又有效地降低了电路的设计成本。研究成果均通过仿真进行了验证,该成果可直接应用于多负载高速数字电路的工程设计中。(本文来源于《西安电子科技大学》期刊2018-06-01）
袁寿财,武华,王兴全[7]（2018）在《高速低功耗数字逻辑比较器的电路设计》一文中研究指出功耗、速度和芯片面积是当今便携电子领域极为关键的技术参数.本文拟采用不同的数字逻辑技术和不同电路结构设计并实现数字逻辑比较器,使电路在功耗、传输延迟、芯片面积以及占用晶体管数等方面得到优化.基于Tanner-EDA仿真平台,选用电源电压0.7 V及45-nm工艺参数规范,对本文设计的每种电路的功耗、速度和面积进行仿真,通过分析比较仿真结果,综合每种电路的结构特点和电性能参数,选取最优电路设计,对该电路进行版图设计和版图参数提取,从而进行电路后仿真验证并最终实现高性能的数字逻辑比较器电路芯片.(本文来源于《赣南师范大学学报》期刊2018年03期）
陈卓[8]（2018）在《基于JESD204B协议的高速串行接收机控制器的数字电路设计与实现》一文中研究指出随着现代信息技术设备不断地改进,迫使数据转换器不断提高其分辨率、采样速率和带宽。而这一改变使得传统的接口如CMOS和LVDS由于受限于其传输速率、功耗等因素已无法满足数据转换器与接收机(FPGA、ASIC)传输速率的需求,所以对于满足数据转换器高速传输需求的串行收发器的设计成为高速串行接口领域急需解决的问题。在这种情况下,JEDEC协会提出了一种高速串行接口标准JESD204B,以其更高的通道传输速率、更少的引脚数量、更低的系统成本逐渐被国外接口开发商广泛使用。但是该接口技术在国内还处于起步阶段,还没有成熟的解决方案。本文为了满足市场迫切的需求和寻求国内接口技术的突破,设计了一种基于JESD204B协议的高速串行接收机控制器,其通道传输速率最高达12.5Gbps,支持协议规范中的子类0和子类1模式,支持多通道同步和确定性延迟。本文首先讲述了JESD204系列协议的发展进程,比较了各个协议版本之间的差异和改进之处。然后对JESD204B协议的码组同步、初始化通道对齐、对齐码插入与替换及确定性延迟进行了详尽的分析。之后在对JESD204B接收机协议理论研究的基础上,提出了JESD204B接收机控制器的架构设计方案并采用自上而下的设计方法,完成了接收机控制器数据链路层和传输层各个模块的设计及仿真。此外,本设计提出了片内测试的解决方案,能够方便地对流片后的样片进行功能测试。本文所设计的JESD204B接收机控制器采用了TSMC 55nm的工艺进行了流片,并在片内测试方案的基础上使用Xilinx KC705开发板搭建了测试平台。最后,根据接收机控制器相关设计指标,完成了样片各个功能的测试。通过对测试结果的分析,本文设计的基于JESD204B协议的高速串行接收机控制器能够与样片内的发射机及Xilinx集成的JESD204B接口IP正确传输数据,实现了单通道10Gbps的串行传输速率、JESD204B规范中的子类0和子类1模式、多通道同步以及子类1模式下的可配置确定性延迟。(本文来源于《重庆大学》期刊2018-04-01）
郑文斌,凤雷,乔家庆,刘冰,付平[9]（2018）在《基于CDIO与慕课的高速数字电路设计教学改革》一文中研究指出本文结合高校涉及高速数字电路设计相关内容教学过程中存在的问题,从培养新时代卓越工程师的目标出发,考虑引入国际优秀CDIO教育理念和MOOC先进的自主学习方法,从教学内容、教学方法、考核考试等多方面提出有效的教学改革措施,可以提高学生的学习热情,对培养学生的综合实践能力起到积极有效的作用,是解决目前高速数字电路设计教学中问题的一个较好的方法。(本文来源于《中国教育信息化》期刊2018年03期）
张绍华,周强[10]（2018）在《高速数字电路设计中信号完整性分析与思考》一文中研究指出提高信号的完整性,是提高高速数字电路设计水平及性能的主要途径。本文简要分析了与高速数字电路信号完整性有关的因素,强调了控制各因素的重要性。基于此,主要从反射、串扰、噪声叁方面出发,详细探讨了各因素的控制方法。并通过建立仿真模型、观察仿真效果的方式,证实了本课题所提出的设计方案的有效性。(本文来源于《数字通信世界》期刊2018年02期）
高速数字电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
在高速数字集成电路的测试过程中,自动测试机台ATE和测试夹具扮演了非常重要的角色。由ATE脚端界面电路带宽限制和测试夹具损耗所形成的信道损耗对测试结果的准确性有重大影响。在本文中笔者针对两种信道损耗补偿的方法——去嵌和均衡,进行了研究并给出一些应用实例和结果。集成电路测试是整个集成电路生产制造流程中非常重要的一环,对于数据速率高达几十Gbps的高速数
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
高速数字电路论文参考文献
[1].贾明福,宋舒雯,王宁,袁寰.合理运用SI技术快速收敛高速数字电路设计[J].导航定位与授时.2019
[2].贾谦,张瑞,张涛,尹萍.高速数字集成电路ATE测试中的信道损耗补偿[J].电子世界.2019
[3].高文斌,梁晓,张春年,毕玉,樊晓冬.基于高速数字电路中的信号完整性分析[J].电子技术与软件工程.2018
[4].孙丽华.高速数字电路设计技术的应用[J].电子技术与软件工程.2018
[5].开磊.高速数字逻辑电路理论基础及发展趋势[J].商业故事.2018
[6].王腾飞.板级多负载端接的高速数字电路的信号完整性分析[D].西安电子科技大学.2018
[7].袁寿财,武华,王兴全.高速低功耗数字逻辑比较器的电路设计[J].赣南师范大学学报.2018
[8].陈卓.基于JESD204B协议的高速串行接收机控制器的数字电路设计与实现[D].重庆大学.2018
[9].郑文斌,凤雷,乔家庆,刘冰,付平.基于CDIO与慕课的高速数字电路设计教学改革[J].中国教育信息化.2018
[10].张绍华,周强.高速数字电路设计中信号完整性分析与思考[J].数字通信世界.2018
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